JPH05299663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05299663A JPH05299663A JP9641392A JP9641392A JPH05299663A JP H05299663 A JPH05299663 A JP H05299663A JP 9641392 A JP9641392 A JP 9641392A JP 9641392 A JP9641392 A JP 9641392A JP H05299663 A JPH05299663 A JP H05299663A
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- Japan
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- floating gate
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Abstract
(57)【要約】
【目的】 消費電力が少ないと共に、素子構造の平坦化
が図られた半導体記憶装置を提供する。 【構成】 半導体基板１１の表面にソース領域１２及び
ドレイン領域１３を形成し、ドレイン領域１３に偏移し
てソース領域１２とドレイン領域１３との間の半導体基
板１１の表面にフローティングゲート領域１４を形成す
る。そして、半導体基板表面のチャネル上にコントロー
ルゲート１６を形成する。 【効果】 チャネルが曲がるので、フローティングゲー
ト領域１４の近傍で、ホットエレクトロンの発生効率が
高くなる。また、フローティングゲート領域１４が半導
体基板表面に埋め込まれているので、素子構造も平坦化
される。
が図られた半導体記憶装置を提供する。 【構成】 半導体基板１１の表面にソース領域１２及び
ドレイン領域１３を形成し、ドレイン領域１３に偏移し
てソース領域１２とドレイン領域１３との間の半導体基
板１１の表面にフローティングゲート領域１４を形成す
る。そして、半導体基板表面のチャネル上にコントロー
ルゲート１６を形成する。 【効果】 チャネルが曲がるので、フローティングゲー
ト領域１４の近傍で、ホットエレクトロンの発生効率が
高くなる。また、フローティングゲート領域１４が半導
体基板表面に埋め込まれているので、素子構造も平坦化
される。
Description
【０００１】
【産業上の利用分野】本発明は電気的消去が可能な不輝
発性の半導体記憶装置に関する。
発性の半導体記憶装置に関する。
【０００２】
【従来の技術】不輝発性メモリを構成するセル構造とし
ては、大きく分けて図３に示すスタック型と図４に示す
スプレッド型との２種類がある。各図において、（ａ）
は消去時、（ｂ）は書き込み時の動作を示す。
ては、大きく分けて図３に示すスタック型と図４に示す
スプレッド型との２種類がある。各図において、（ａ）
は消去時、（ｂ）は書き込み時の動作を示す。
【０００３】図３に示すように、スタック型の不揮発性
半導体メモリにおいては、ｐ型半導体基板１の表面に、
ｎ-拡散層２及びｐ+拡散層３が形成され、これらの拡散
層２，３内に夫々ｎ+ソース領域４及びｎ+ドレイン領域
５が形成されている。そして、ソース領域４とドレイン
領域５との間の領域の直上域には、フローティングゲー
ト６及びコントロールゲート７が絶縁膜（図示せず）に
より相互に絶縁されて配置されている。
半導体メモリにおいては、ｐ型半導体基板１の表面に、
ｎ-拡散層２及びｐ+拡散層３が形成され、これらの拡散
層２，３内に夫々ｎ+ソース領域４及びｎ+ドレイン領域
５が形成されている。そして、ソース領域４とドレイン
領域５との間の領域の直上域には、フローティングゲー
ト６及びコントロールゲート７が絶縁膜（図示せず）に
より相互に絶縁されて配置されている。
【０００４】このように構成されたスタック型の不揮発
性半導体メモリにおいては、消去時にソース電極に高電
位（通常１２Ｖ位）をかけ、ドレイン電極を開放し、コ
ントロールゲート７を０Ｖに設定する。そうすると、コ
ントロールゲート７と、ソース領域４との間に配置した
フローティングゲート６に蓄えられている電子が、トン
ネル効果によってソース領域４に引き抜かれ、これによ
り、データが消去される。
性半導体メモリにおいては、消去時にソース電極に高電
位（通常１２Ｖ位）をかけ、ドレイン電極を開放し、コ
ントロールゲート７を０Ｖに設定する。そうすると、コ
ントロールゲート７と、ソース領域４との間に配置した
フローティングゲート６に蓄えられている電子が、トン
ネル効果によってソース領域４に引き抜かれ、これによ
り、データが消去される。
【０００５】一方、書き込み時には、ソース電極を接地
し、ドレイン電極に電源電圧（約７Ｖ）を印加し、コン
トロールゲートに１２Ｖを印加する。そうすると、電子
はソース領域４からドレイン領域５に向けて移動する
が、このドレイン領域の近傍でホットエレクトロンが発
生し、このホットエレクトロンがフローティングゲート
６に注入される。これにより、トランジスタのしきい値
電圧が上昇して、「０」，「１」のデータが記録され
る。
し、ドレイン電極に電源電圧（約７Ｖ）を印加し、コン
トロールゲートに１２Ｖを印加する。そうすると、電子
はソース領域４からドレイン領域５に向けて移動する
が、このドレイン領域の近傍でホットエレクトロンが発
生し、このホットエレクトロンがフローティングゲート
６に注入される。これにより、トランジスタのしきい値
電圧が上昇して、「０」，「１」のデータが記録され
る。
【０００６】次に、図４を参照して、スプレッド型のメ
モリセルについて説明する。このスプレッド型の半導体
メモリ装置においては、半導体基板１の表面にｎ+型ソ
ース領域４とｎ+型ドレイン領域５とが形成されてお
り、ソース領域４とドレイン領域５との間の領域の直上
域には、絶縁膜（図示せず）を介してスプレッド型のフ
ローティングゲート８及びコントロールゲート９が相互
に絶縁されて形成されている。
モリセルについて説明する。このスプレッド型の半導体
メモリ装置においては、半導体基板１の表面にｎ+型ソ
ース領域４とｎ+型ドレイン領域５とが形成されてお
り、ソース領域４とドレイン領域５との間の領域の直上
域には、絶縁膜（図示せず）を介してスプレッド型のフ
ローティングゲート８及びコントロールゲート９が相互
に絶縁されて形成されている。
【０００７】このように構成されたスプレッド型の半導
体メモリ装置においては、データの消去は、図４（ａ）
に示すように、ドレイン電極（ビットライン側）に高電
圧（通常１２Ｖ位）をかけ、コントロールゲート９を接
地し、その間に配置したフローティングゲート８に蓄え
られている電子をトンネル効果により、ドレイン領域５
に引き抜くことで行われる。
体メモリ装置においては、データの消去は、図４（ａ）
に示すように、ドレイン電極（ビットライン側）に高電
圧（通常１２Ｖ位）をかけ、コントロールゲート９を接
地し、その間に配置したフローティングゲート８に蓄え
られている電子をトンネル効果により、ドレイン領域５
に引き抜くことで行われる。
【０００８】書き込みは、図４（ｂ）に示すように、ソ
ース電極を接地し、ドレイン電極に電源電圧（７Ｖ位）
をかけ、コントロールゲート９に高電圧（通常１２Ｖ
位）を印加する。このとき、電子はソース領域４からド
レイン領域５に移動するが、ドレイン領域５の近傍でホ
ットエレクトロンが発生し、このホットエレクトロンが
フローティングゲートに注入される。これにより、トラ
ンジスタのしきい値電圧が上がる。このトランジスタの
しきい値電圧の大小をデータの「０」、「１」に対応さ
せて、データが記録される。
ース電極を接地し、ドレイン電極に電源電圧（７Ｖ位）
をかけ、コントロールゲート９に高電圧（通常１２Ｖ
位）を印加する。このとき、電子はソース領域４からド
レイン領域５に移動するが、ドレイン領域５の近傍でホ
ットエレクトロンが発生し、このホットエレクトロンが
フローティングゲートに注入される。これにより、トラ
ンジスタのしきい値電圧が上がる。このトランジスタの
しきい値電圧の大小をデータの「０」、「１」に対応さ
せて、データが記録される。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置においては、ドレイン近傍で発
生するホットエレクトロンをフローティングゲート６，
７に注入するため、コントロールゲート７，９には高電
圧をかける必要がある。このため、データの書き込み時
には、コントロールゲート７，９に高電圧（約１２Ｖ）
が印加されて高電流が流れるため、消費電力が大きいと
いう難点がある。また、図３、４に示すように、半導体
基板１上に、フローティングゲート６，８及びコントロ
ールゲート７，９が積層されているので、素子表面の凹
凸が大きいという欠点もある。
た従来の半導体記憶装置においては、ドレイン近傍で発
生するホットエレクトロンをフローティングゲート６，
７に注入するため、コントロールゲート７，９には高電
圧をかける必要がある。このため、データの書き込み時
には、コントロールゲート７，９に高電圧（約１２Ｖ）
が印加されて高電流が流れるため、消費電力が大きいと
いう難点がある。また、図３、４に示すように、半導体
基板１上に、フローティングゲート６，８及びコントロ
ールゲート７，９が積層されているので、素子表面の凹
凸が大きいという欠点もある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、消費電力を低減することができると共に、
素子構造の平坦化も図ることができる半導体記憶装置を
提供することを目的とする。
のであって、消費電力を低減することができると共に、
素子構造の平坦化も図ることができる半導体記憶装置を
提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、半導体基板と、この半導体基板の表面に形成さ
れたソース領域及びドレイン領域と、このソース領域及
びドレイン領域のいずれか一方に偏移して前記ソース領
域とドレイン領域との間の前記半導体基板の表面に形成
されたフローティングゲート領域と、前記半導体基板表
面のチャネル上に設けられたコントロールゲートとを有
することを特徴とする。
装置は、半導体基板と、この半導体基板の表面に形成さ
れたソース領域及びドレイン領域と、このソース領域及
びドレイン領域のいずれか一方に偏移して前記ソース領
域とドレイン領域との間の前記半導体基板の表面に形成
されたフローティングゲート領域と、前記半導体基板表
面のチャネル上に設けられたコントロールゲートとを有
することを特徴とする。
【００１２】
【作用】本発明においては、フローティングゲート領域
が半導体基板の表面に埋め込まれている。このため、チ
ャンネル（ドレイン電流が流れる経路）の形状が曲が
り、ホットエレクトロンの発生が促進される。このた
め、従来方法に比して、書き込み時に必要な電流が低減
される。また、フローティングゲートが半導体基板の表
面に埋め込まれているので、素子構造の平坦化を図るこ
とができるという効果もある。
が半導体基板の表面に埋め込まれている。このため、チ
ャンネル（ドレイン電流が流れる経路）の形状が曲が
り、ホットエレクトロンの発生が促進される。このた
め、従来方法に比して、書き込み時に必要な電流が低減
される。また、フローティングゲートが半導体基板の表
面に埋め込まれているので、素子構造の平坦化を図るこ
とができるという効果もある。
【００１３】
【実施例】次に本発明の実施例について添付の図面を参
照して詳細に説明する。
照して詳細に説明する。
【００１４】図１は本発明の第１の実施例に係る半導体
記憶装置を示す断面図である。但し、図１において、
（ａ）は書き込み時、（ｂ）は消去時、（ｃ）は読み出
し時の動作を示す。
記憶装置を示す断面図である。但し、図１において、
（ａ）は書き込み時、（ｂ）は消去時、（ｃ）は読み出
し時の動作を示す。
【００１５】半導体基板１１の表面に、適長間隔をおい
てソース領域１２とドレイン領域１３とが所定の深さで
形成されている。これらのソース領域１２及びドレイン
領域１３は夫々ソース電極及びドレイン電極（図示せ
ず）に接続されている。そして、このソース領域１２と
ドレイン領域１３との間の半導体基板１１の表面であっ
て、ドレイン領域１３に隣接する領域には、このドレイ
ン領域１３との間に絶縁膜１５を設けてフローティング
ゲート領域１５が設けられている。このフローティング
ゲート領域１４は半導体基板１１の表面と面一になるよ
うにこの基板表面に埋め込まれている。また、ソース領
域１２とドレイン領域１３との間の基板表面のチャネル
領域の直上域には、基板表面との間に絶縁膜（図示せ
ず）を介してコントロールゲート１６が配置されてい
る。このコントロールゲート１６はゲート電極（図示せ
ず）に接続されている。
てソース領域１２とドレイン領域１３とが所定の深さで
形成されている。これらのソース領域１２及びドレイン
領域１３は夫々ソース電極及びドレイン電極（図示せ
ず）に接続されている。そして、このソース領域１２と
ドレイン領域１３との間の半導体基板１１の表面であっ
て、ドレイン領域１３に隣接する領域には、このドレイ
ン領域１３との間に絶縁膜１５を設けてフローティング
ゲート領域１５が設けられている。このフローティング
ゲート領域１４は半導体基板１１の表面と面一になるよ
うにこの基板表面に埋め込まれている。また、ソース領
域１２とドレイン領域１３との間の基板表面のチャネル
領域の直上域には、基板表面との間に絶縁膜（図示せ
ず）を介してコントロールゲート１６が配置されてい
る。このコントロールゲート１６はゲート電極（図示せ
ず）に接続されている。
【００１６】次に、上述の如く構成された本実施例の半
導体記憶装置の動作について説明する。
導体記憶装置の動作について説明する。
【００１７】書き込み時；図１（ａ） 書き込み時には、ソース電極を接地してソース領域１２
を０Ｖにし、コントロールゲート１６とドレイン電極に
電源電圧（例えば、５Ｖ）を印加して、ドレイン領域１
３を電源電圧に設定する。そうすると、電子はソース領
域１２から基板表面に沿ってドレイン領域１３に向けて
移動する。しかし、フローティングゲート領域１４が半
導体基板表面に埋め込まれているので、図中破線にて示
すように、チャンネルが曲がった形状をしている。この
ために、電子はソース領域１２側よりドレイン領域１３
方向へ直線的に移動できなくなり、このチャネルの曲が
り部分でホットエレクトロンの発生が促進される。この
チャンネルが曲がっている部分で発生したホットエレク
トロンは高電界によりフローティングゲート１４に注入
される。これにより、トランジスタのしきい値電圧が上
がる。このしきい値電圧の大小がデータの「０」，
「１」に対応し、記憶回路となる。
を０Ｖにし、コントロールゲート１６とドレイン電極に
電源電圧（例えば、５Ｖ）を印加して、ドレイン領域１
３を電源電圧に設定する。そうすると、電子はソース領
域１２から基板表面に沿ってドレイン領域１３に向けて
移動する。しかし、フローティングゲート領域１４が半
導体基板表面に埋め込まれているので、図中破線にて示
すように、チャンネルが曲がった形状をしている。この
ために、電子はソース領域１２側よりドレイン領域１３
方向へ直線的に移動できなくなり、このチャネルの曲が
り部分でホットエレクトロンの発生が促進される。この
チャンネルが曲がっている部分で発生したホットエレク
トロンは高電界によりフローティングゲート１４に注入
される。これにより、トランジスタのしきい値電圧が上
がる。このしきい値電圧の大小がデータの「０」，
「１」に対応し、記憶回路となる。
【００１８】消去時；図１（ｂ） 消去時には、コントロールゲート１６を接地し、ドレイ
ン電極に高電圧（約１２Ｖ）をかけてドレイン領域１３
に高電圧を印加する。これにより、トンネル効果から、
フローティングゲート１４に蓄えられた電子が除去され
る。このため、トランジスタのしきい値電圧が下がる。
ン電極に高電圧（約１２Ｖ）をかけてドレイン領域１３
に高電圧を印加する。これにより、トンネル効果から、
フローティングゲート１４に蓄えられた電子が除去され
る。このため、トランジスタのしきい値電圧が下がる。
【００１９】読み出し時；図１（ｃ） 読み出しはコントロールゲート１６に５Ｖを印加し、ソ
ース・ドレイン間に流れる電流量をデータの「０」，
「１」に対応させて読み取る。これにより、記憶内容が
読み出される。
ース・ドレイン間に流れる電流量をデータの「０」，
「１」に対応させて読み取る。これにより、記憶内容が
読み出される。
【００２０】図２は本発明の他の実施例に係る半導体記
憶装置を示す断面図である。図１と同一機能を持つもの
には同一符号を付してその詳細な説明を省略する。本実
施例は、埋め込み型のフローティングゲート領域１４ａ
をソース領域１２側に配置した点が図１に示す実施例と
異なる。
憶装置を示す断面図である。図１と同一機能を持つもの
には同一符号を付してその詳細な説明を省略する。本実
施例は、埋め込み型のフローティングゲート領域１４ａ
をソース領域１２側に配置した点が図１に示す実施例と
異なる。
【００２１】次に、本実施例の動作について説明する。
【００２２】書き込み時；図２（ａ） 書き込み時には、ソース領域１２に電源電圧（５Ｖ）を
かけ、ドレイン領域１３を接地する。また、コントロー
ルゲート１６には例えば５Ｖを印加する。そうすると、
電子はドレイン領域１３から基板表面に沿ってソース領
域１２に向けて移動するが、チャンネルが曲がっている
ため、この曲がっている部分でホットエレクトロンの発
生が促進される。このホットエレクトロンが高電界によ
りフローティングゲート領域１４ａに注入され、トラン
ジスタのしきい値電圧が上がる。
かけ、ドレイン領域１３を接地する。また、コントロー
ルゲート１６には例えば５Ｖを印加する。そうすると、
電子はドレイン領域１３から基板表面に沿ってソース領
域１２に向けて移動するが、チャンネルが曲がっている
ため、この曲がっている部分でホットエレクトロンの発
生が促進される。このホットエレクトロンが高電界によ
りフローティングゲート領域１４ａに注入され、トラン
ジスタのしきい値電圧が上がる。
【００２３】消去時；図２（ｂ） 消去時には、コントロールゲート１６及びドレイン領域
１３を接地し、ソース領域１２に高電圧をかけることに
より、フローティングゲート領域１４ａに蓄えられた電
子を除去する。
１３を接地し、ソース領域１２に高電圧をかけることに
より、フローティングゲート領域１４ａに蓄えられた電
子を除去する。
【００２４】読み出し時；図２（ｃ） 読み出し時には、コントロールゲート１６及びドレイン
領域１３に５Ｖを印加し、ソース領域１２を接地する。
そして、ソース領域１２とドレイン領域１３との間に流
れる電流量をデータの「０」，「１」に対応させて読み
取る。このようにして、本実施例においても、図１に示
す実施例と同様の効果を奏する。
領域１３に５Ｖを印加し、ソース領域１２を接地する。
そして、ソース領域１２とドレイン領域１３との間に流
れる電流量をデータの「０」，「１」に対応させて読み
取る。このようにして、本実施例においても、図１に示
す実施例と同様の効果を奏する。
【００２５】
【発明の効果】本発明によれば、フローティングゲート
領域が半導体基板の表面に埋め込まれ、面一になってい
るため、ソース領域からドレイン領域に向かう電子は、
その進路が一旦曲げられる。そこで、電子はこのチャン
ネルの曲がり部で曲がり、ホットエレクトロンが高効率
で発生してフローティングゲート領域に注入されるた
め、書き込み時に必要な電流が低減される。また、フロ
ーティングゲート領域が半導体基板表面に埋め込まれて
いるので、半導体基板の表面上に形成すべき層構成が少
なくなり、素子表面の凹凸が少なくなるため、素子構造
の平坦化を図ることができる。
領域が半導体基板の表面に埋め込まれ、面一になってい
るため、ソース領域からドレイン領域に向かう電子は、
その進路が一旦曲げられる。そこで、電子はこのチャン
ネルの曲がり部で曲がり、ホットエレクトロンが高効率
で発生してフローティングゲート領域に注入されるた
め、書き込み時に必要な電流が低減される。また、フロ
ーティングゲート領域が半導体基板表面に埋め込まれて
いるので、半導体基板の表面上に形成すべき層構成が少
なくなり、素子表面の凹凸が少なくなるため、素子構造
の平坦化を図ることができる。
【図１】本発明の実施例に係る半導体記憶装置を示す断
面図である。
面図である。
【図２】本発明の他の実施例を示す断面図である。
【図３】従来のスタック型半導体記憶装置を示す断面図
である。
である。
【図４】従来のスプレット型半導体記憶装置を示す。
１；半導体基板 ４，５；ソース・ドレイン領域 ６，８；フローティングゲート ７，９；コントロールゲート電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (1)
- 【請求項１】 半導体基板と、この半導体基板の表面に
形成されたソース領域及びドレイン領域と、このソース
領域及びドレイン領域のいずれか一方に偏移して前記ソ
ース領域とドレイン領域との間の前記半導体基板の表面
に形成されたフローティングゲート領域と、前記半導体
基板表面のチャネル上に設けられたコントロールゲート
とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9641392A JPH05299663A (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9641392A JPH05299663A (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299663A true JPH05299663A (ja) | 1993-11-12 |
Family
ID=14164289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9641392A Pending JPH05299663A (ja) | 1992-04-16 | 1992-04-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317360B1 (en) | 1998-09-01 | 2001-11-13 | Nec Corporation | Flash memory and methods of writing and erasing the same as well as a method of forming the same |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
-
1992
- 1992-04-16 JP JP9641392A patent/JPH05299663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317360B1 (en) | 1998-09-01 | 2001-11-13 | Nec Corporation | Flash memory and methods of writing and erasing the same as well as a method of forming the same |
| JP2009253266A (ja) * | 2008-04-10 | 2009-10-29 | Nanya Technology Corp | ２ビットｕ字型メモリ構造及びその製作方法 |
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