CN105990358A - 分离栅式闪存器件及制备方法 - Google Patents
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Abstract
本发明提供了一种分离栅式闪存器件及制备方法，利用自对准的工艺来制备浮栅和控制栅，相比较传统技术而言工艺更容易控制，进而可进一步缩小器件的关键尺寸；本发明通过将浮栅制备在衬底内，这有利于提高沟道长度，使得衬底中的载流子更容易穿透氧化层进入浮栅，提高了载流子迁移率，并有效的抑制了沟道的漏电流，进而提升单元器件的性能。
Description
技术领域
本发明涉及储存器制备领域，具体涉及一种分离栅式闪存器件及制备方法。
背景技术
随着科技的不断发展，手机、数码相机、PSP等设备由于携带方便、娱乐性较强受到了人们的青睐，这些可移动电子设备都需要借助存储器来进行数据的读取和存储，因此伴随着人们对电子设备需求量的不断增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非易失性存储器(NVM，non-volatile memory)。Flash(闪存)是一种长寿命的非易失性存储器，在断电后仍能保持所储存的数据信息，同时由于体积小而被广泛应用。
目前开发出一种先进的分离栅闪存，如图1所示为现有技术中分离栅闪存的示意图，该分离栅闪存包括有浮栅(floating gate，FG)、控制栅(control gate，CG)、擦除栅(erase gate，EG)、字线(word line，WL)，同时在衬底内设置有源线(source line，SL)和位线(bit line，BL)。由于该结构采用了新型的源端注入方式来提供编程的动力，相比较传统技术所采用漏极侧通道热电子编程方法，极大降低了功耗。综上，分离栅闪存由于具有卓越的可靠性，工作能耗较低，可制造性较强等诸多优点，逐渐被广泛制造并使用。
图2a～2k为现有技术70nm～120nm技术节点制备分离栅式闪存器件的流程图，具体步骤如下：刻蚀形成浮栅1之上的控制栅2，形成图2a所示的结构；再于侧壁依次制备一层氧化层3和氮化物薄膜4，如图2b所示；之后再制备一偏移氧化层侧墙5覆盖在氮化物薄膜4的侧壁，如图2c所示；之后进行光刻工艺将控制栅2中间的区域进行覆盖，而后进行一离子注入工艺，如图2d所示；同时将字线一侧的偏移氧化层侧墙5去除，再刻蚀形成存储单元，形成图2e所示结构；再于存储单元两侧制备一氧化层侧墙6，如图2f所示；进行光刻和源端(source)离子注入工艺，在存储单元之间的衬底内形成源极，如图2g所示；之后再去除存储单元之间的偏移氧化层侧墙5与氧化层侧墙6，如图2h所示结构；制备一隧穿氧化层7将器件的表面进行覆盖后，再刻蚀去除存储单元以外区域的隧穿氧化层(即去除字线区的隧穿氧化层)，形成图2i所示结构；在字线区再次沉积一层氧化层(WL oxide)8，之后再沉积多晶硅层并进行研磨和刻蚀形成擦除栅(EG)9和字线(WL)10，并进行漏端(drain)掺杂工艺，形成漏极，最终形成的结构如图2k所示。
但是采用以上制备方法制备出的闪存器件由于需要利用多次光刻工艺，而光刻工艺的代价非常昂贵，尤其是当技术节点缩小到一定程度时，光刻的成本直线上升，光刻的精度也会受到影响；同时若采用一次光刻和刻蚀工艺来同时形成浮栅和控制栅，由于刻蚀一般要经过刻蚀阻挡层、控制栅、介质层、浮栅和隧穿氧化层，其刻蚀难度较大，同时随着刻蚀的不断进行，需要预先涂覆较大厚度的光刻胶，因此不可避免增加了生产成本。同时，依照现有技术制备的闪存器件一般为平面型的半导体器件，由于工艺比较复杂，器件的隔离性较差，且由于栅极的各个部位均位于衬底之上，因此导致存储单元的整体高度较高，这增大了器件的尺寸。
因此，如何进一步的提高分离栅闪存器件的性能一直为本领域技术人员所研究的方向。
发明内容
本发明公开了一种制备分离栅式闪存器件的方法，其中，包括以下步骤：
步骤A：提供一衬底，在所述衬底上表面按照自下而上顺序依次覆盖有衬垫氧化层和介质层；
进行图案化处理，在所述介质层和所述衬垫氧化层中形成若干组开口对，利用所述开口对刻蚀所述衬底，以在所述衬底内形成若干组沟槽对；
对所述开口两侧的介质层和所述衬垫氧化层进刻蚀，以拉大所述开口的开口宽度并将衬底的部分上表面进行暴露；
步骤B：在所述沟槽内制备浮栅以将沟槽进行填充，所述浮栅为上端部分宽度大于下端部分宽度的T型浮栅，且所述浮栅的上端部分覆盖于所述开口底部的衬底上表面之上；
于所述浮栅顶部按照从下至上顺序依次制备绝缘层和控制栅；
步骤C：进行第一离子注入工艺，在每一组沟槽对的两个沟槽之间的衬底内形成源极掺杂区；
步骤D：在每一组沟槽对的两个沟槽顶部的控制栅之间的间隙制备擦除栅，以及在每个所述控制栅背离所述擦除栅的另一侧形成字线结构，之后在所述字线结构的侧壁制备侧墙；
步骤E：进行第二离子注入工艺，在所述沟槽背离所述源极掺杂区的另一侧衬底内形成漏极掺杂区。
上述的方法，其中，在步骤B中，制备所述浮栅的步骤包括：
步骤B1：在所述衬底暴露的表面制备一层浮栅氧化层；
步骤B2：沉积第一多晶硅层覆盖在介质层之上并将各沟槽和开口进行填充，对第一多晶硅层进行回蚀，保留位于沟槽内及开口底部的第一多晶硅层，形成T型浮栅。
上述的方法，其中，在所述步骤B中，制备所述控制栅的步骤包括：
步骤B3：沉积一绝缘层覆盖在所述浮栅顶部以及所述开口侧壁和所述介质层上表面，以及沉积第二多晶硅层覆盖在所述绝缘层上表面，并将所述开口予以填充；
步骤B4：减薄第二多晶硅层使其顶部与所述介质层顶部齐平；
步骤B5：移除介质层、衬垫氧化层以及部分绝缘层，并保留位于第二多晶硅层底部的绝缘层。
上述的方法，其中，所述绝缘层为包含氧化物-氮化物-氧化物三明治结构的ONO层。
上述的方法，其中，在步骤B5中，移除第部分所述绝缘层后，还包括实施一高温修复的步骤，进而修复在去除所述绝缘层时对所述第二多晶硅层和位于第二多晶硅层底部的绝缘层造成的损伤。
上述的方法，其中，步骤D的具体步骤为：
步骤D1：沉积隧穿氧化层将衬底、控制栅及浮栅暴露的表面予以覆盖，并在沟槽背离所述源极掺杂区的另一侧衬底中进行字线阈值电压调节的离子注入工艺，以调整字线阈值电压；
步骤D2：移除每个沟槽背离所述源极掺杂区的另一侧衬底表面的隧穿氧化层，并在衬底因移除隧穿氧化层而暴露的表面形成字线氧化层；
步骤D3：沉积第三多晶硅层覆盖在字线氧化层和剩余的隧穿氧化层之上，减薄第三多晶硅层使其顶部与所述控制栅的顶部齐平；
第三多晶硅层因减薄在所述间隙中被保留并间隔开而形成的孤立的部分，作为所述擦除栅；
步骤D4：移除控制栅外侧的部分所述第三多晶硅层及字线氧化层，形成所述控制栅背离所述擦除栅的另一侧的字线结构；
步骤D5：在所述字线结构的侧壁制备侧墙。
上述的方法，其中，在进行字线阈值电压调节的离子注入工艺前，先进行光刻工艺，利用光刻胶将所述源极掺杂区及位于源极掺杂区两侧的控制栅进行覆盖。
上述的方法，其中，在形成所述控制栅背离所述擦除栅的另一侧的字线结构的步骤中，利用图案化的光刻胶覆盖于第三多晶硅层上，且该光刻胶中暴露出控制栅外侧的一部分第三多晶硅层，并利用图案化的光刻胶为刻蚀掩膜依次刻蚀移除控制栅外侧的一部分所述第三多晶硅层及其下方的字线氧化层。
上述的方法，其中，所述方法还包括：在形成漏极掺杂区后，在源极掺杂区、漏极掺杂区、字线结构、控制栅和擦除栅的顶部制备金属硅化物。
同时本发明还提供了一种分离栅式闪存器件，其中，包括：
衬底，所述衬底中具有若干组沟槽对；
浮栅和控制栅，所述浮栅为上端部分宽度大于下端部分宽度的T型浮栅，且浮栅的上端部分覆盖在所述衬底的部分上表面之上，所述控制栅位于所述浮栅之上并通过一绝缘层与所述浮栅进行隔离；
在每一组沟槽对的两个沟槽顶部的控制栅之间的间隙形成有擦除栅，且在各所述控制栅背离所述擦除栅的另一侧设置有字线结构；
每一组沟槽对的两个沟槽之间的衬底内形成有源极掺杂区，且在所述沟槽背离所述源极掺杂区的另一侧衬底内形成有漏极掺杂区。
上述的分离栅式闪存器件，其中，所述浮栅与所述衬底之间通过浮栅氧化层进行隔离。
上述的分离栅式闪存器件，其中，所述绝缘层为包含氧化物-氮化物-氧化物三明治结构的ONO层。
上述的分离栅式闪存器件，其中，所述擦除栅与所述衬底、控制栅、浮栅之间通过隧穿氧化层进行隔离，且所述字线结构与所述衬底、控制栅通过字线氧化层进行隔离。
上述的分离栅式闪存器件，其中，所述源极掺杂区、漏极掺杂区、擦除栅、字线结构和控制栅的顶部均设置有金属硅化物。
本发明通过自对准的方法来形成浮栅和控制栅，相比较传统技术而言，降低了生产成本，整个工艺流程也更容易控制；本发明所制备出的浮栅是设于衬底内，并在浮栅两侧的侧壁内形成源极掺杂区和漏极掺杂区，因此在源极掺杂区和漏极掺杂区之间形成了垂直于浮栅两侧的沟道区，这在一定程度上提高了沟道长度，使得衬底中的载流子更容易穿透氧化层进入浮栅，提高了载流子迁移率，并有效的抑制了沟道的漏电流；而进一步的，由于将浮栅制备在衬底内，因此在相比较传统技术而言，有效的降低了存储单元的整体高度，从而提高其与逻辑工艺的兼容性，并为进一步降低器件面积提供依据。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为现有技术中分离栅闪存的结构图；
图2a-2k为现有技术中制备分离栅闪存的流程图；
图3a～3p为本发明提供的一种制备分离栅式闪存器件的流程图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步示范性的说明，值得注意的是，所列出的该等范例应当理解为并不唯一，这些实施例仅作为阐释所用而不构成特定的限制。
在一个可选实施例中，依照本发明精神，以自对准的方法，来制备带有分离栅的存储器件，具体步骤如下：
执行步骤A：提供一个半导体衬底100，在衬底100上表面自下而上依次沉积衬垫氧化层101和介质层102，以具本领域通常知识者均了解的光刻和刻蚀技术，对衬垫氧化层101和介质层102进行图案化处理，依次刻蚀介质层102和衬垫氧化层101，在介质层102和衬垫氧化层101中形成若干组开口对，并以具有开口图案的衬垫氧化层101和介质层102作为刻蚀掩膜，进一步刻蚀衬底100，在其中形成至少一组或者更多数量组的沟槽对，之后继续对开口两侧的介质层102和衬垫氧化层101进刻蚀，以拉大介质层102和衬垫氧化层101中开口的开口宽度并将衬底100的部分上表面进行暴露，如图3a-3c所示。每一组沟槽对应当包含相邻但间隔开的两个沟槽。
在本发明中，一个可选但并不局限的实施方式为，在通过刻蚀拉大开口宽度的同时，最好保证每一组沟槽对中两个沟槽顶部的开口相互不导通，可参照图3c所示，进而使得后续形成的浮栅相互间隔开来，避免不必要的刻蚀步骤。在另外一个可选的实施方式中，每一组沟槽对中两个沟槽顶部的开口也可以相互导通，因此在后续制备浮栅和控制栅需要进行额外的刻蚀工艺以将沟槽对中的浮栅和控制栅断开，对本发明并不影响，在此不予赘述。
优选的，该衬底100为硅衬底但并不局限于单纯的硅衬底，在一些其他的实施例中，该衬底100可为SOI晶圆。介质层102为氮化硅(SiN)，在衬底100上制备衬垫氧化层101和介质层102的相关工艺步骤为本领域所公知，在此不予赘述。
上述的图案化处理的具体步骤为：在介质层102的上表面旋涂一层光刻胶，之后借助一掩膜板进行曝光显影工艺，在光刻胶中形成开口图案，然后利用具有开口图案的光刻胶为刻蚀掩膜向下进行刻蚀至衬底100中，进而在衬底100中形成若干沟槽对。同时在本发明的实施例中，为了进一步保证光刻的精度和抑制反射，还可预先在介质层102的上表面涂覆一层底部抗反射层(BARC)，之后再旋涂光刻胶，进而减小在曝光过程中由于光线的反射从而造成对光刻胶过度曝光的现象，但是本领域技术人员应当理解，涂覆底部抗反射层的步骤为可选方式，在实际应用中也可以直接旋涂光刻胶覆盖在介质层102的上表面，对本发明并不影响。下文所描述的图案化处理与此步骤中的图案化处理基本相同，因此在下文不再详细赘述。
执行步骤B：在沟槽内制备浮栅104’以将沟槽进行填充，在本发明中，浮栅104’为上端部分宽度大于下端部分宽度的T型浮栅，且浮栅104’的上端部分覆盖于开口底部的衬底100上表面之上；之后继续于浮栅104’顶部按照从下至上顺序依次制备绝缘层105和控制栅106’。
具体的，在步骤B中，制备浮栅104’的步骤包括：
步骤B1：在衬底100暴露的表面制备一层浮栅氧化层103。优选的，在本发明的实施例中，可选用高温炉管工艺来在衬底100暴露的表面形成浮栅氧化层103。在高温条件下，通入的氧气与沟槽暴露的表面以及开口底部的衬底上表面暴露的硅产生反应进而生成浮栅氧化层103，用于后续形成的浮栅104’与衬底100之间的隔离。
步骤B2：沉积第一多晶硅层104覆盖在介质层102之上并将各沟槽和开口进行填充，之后对第一多晶硅层104进行回蚀，保留位于沟槽内及开口底部的第一多晶硅层，形成T型浮栅，如图3d-3e所示。一个可选但并不局限的实施方式是，本发明所形成的浮栅104’完全将衬底100中的沟槽完全进行填充，同时该104’的上端部分覆盖于开口底部的衬底100上表面之上。
具体的，在步骤B中，制备控制栅106’的步骤如下：
步骤B3：沉积一绝缘层105覆盖在浮栅104’顶部以及开口侧壁和介质层102的上表面，之后继续沉积第二多晶硅层106覆盖在绝缘层105的上表面，同时该第二多晶硅层106将介质层102和衬垫氧化层101中的开口完全予以填充。如图3f-3g所示。
上述的绝缘层105为IPD(Inter-poly dielectric，多晶间电介质)层，优选的，该绝缘层105为包含氧化物-氮化物-氧化物三明治结构的ONO(oxide-nitride-oxide)层。在此选用ONO三层结构作为浮栅104’和控制栅106’之间的绝缘层105，这是由于氧化层与基晶的结合较氮化层好，而氮化层居中，故此三层结构可互补所缺，有利于提升器件性能。同时本领域技术人员应当理解，在本发明中，浮栅104’和控制栅106’之间选用ONO介质层仅为一种较佳的方式，根据生产需求也可选用普通的氧化层或其他绝缘材质来将浮栅104’和控制栅106’进行隔离，在此不予赘述。
步骤B4：减薄第二多晶硅层106使其顶部与介质层102顶部齐平。在本发明中，可采用多晶硅回蚀(poly recess)或CMP(Chemical Mechanical Polishing，化学机械抛光)工艺来对第二多晶硅层106进行减薄处理，具体可根据实际情况进行选择采用何种工艺来对第二多晶硅层106进行减薄，其处理方式并不仅仅局限于上述的多晶硅回蚀和CMP处理，在此不予赘述。如图3h所示。
步骤B5：移除介质层102、衬垫氧化层101以及部分绝缘层105，并保留位于第二多晶硅层106底部的绝缘层105，以将第二多晶硅层106的侧壁完全予以暴露，剩余的绝缘层105用以浮栅104’和控制栅106’之间的隔离，形成图3i所示的结构。
此外，在步骤B5中，在将第二多晶硅层106的侧壁进行暴露后，还包括执行一个可选地譬如高温氧化修复处理工艺(re-oxidation)，例如可以修复在去除第二多晶硅层106两侧的绝缘层105时，其过程容易对第二多晶硅层106以及第二多晶硅层106底部的绝缘层105造成的损伤，尤其是裸露的表面。
执行步骤C：进行第一离子注入工艺，在每一组沟槽对的两个沟槽之间的衬底内形成源极掺杂区。具体的，涂覆一层光刻胶107覆盖在器件的表面，之后进行曝光显影工艺，移除部分光刻胶107，将每一组沟槽对的两个沟槽之间衬底100表面进行暴露，之后进行离子注入工艺，进而在每一组沟槽对中的两个沟槽之间的衬底内源极掺杂区，如图3j所示，之后移除剩余光刻胶107。
执行步骤D：在每一组沟槽对的两个沟槽顶部的控制栅之间的间隙制备擦除栅109’，以及在每个控制栅背离擦除栅109’的另一侧形成字线结构109”，之后在字线结构109”的侧壁制备侧墙110。
具体的，在该步骤D中，需执行以下步骤：
步骤D1：沉积隧穿氧化层108将衬底100及控制栅106’暴露的表面予以覆盖，并在沟槽背离源极掺杂区的另一侧衬底100中进行字线阈值电压调节的离子注入工艺，以调整字线的阈值电压(threshold voltage，Vt)。
在沉积隧穿氧化层的过程中，由于在每一组沟槽对中的衬底中掺杂有离子形成源极掺杂区，因此在源极掺杂区上方所沉积隧穿氧化层108厚度相比较其他区域较高，这有利于耐高压的擦除操作，提升了隧穿氧化层的抗击穿能力。
在进行字线阈值电压调节的离子注入工艺时，先进行光刻工艺，利用光刻胶将源极掺杂区及位于源极掺杂区两侧的控制栅106’进行覆盖，之后进行离子注入。本领域技术人员应当理解，该字线阈值电压调节的离子注入工艺为可选的技术方案，根据实际需求也可在沉积隧穿氧化层108之后不进行离子注入，直接进行后续的步骤，对本发明并不影响。如图3k所示。
步骤D2：移除每个沟槽背离源极掺杂区的另一侧衬底100表面的隧穿氧化层108，并在衬底因移除隧穿氧化层108而被重新暴露的表面上形成字线氧化层108’。在此过程中，可利用步骤D1中覆盖在控制栅106’顶部的光刻胶来作为刻蚀掩膜，以刻蚀去除部分隧穿氧化层108，进而降低生产成本并缩短工艺周期。
步骤D3：沉积第三多晶硅层109覆盖在字线氧化层108’和剩余的隧穿氧化层之上108，减薄第三多晶硅层109使其顶部与控制栅106’的顶部齐平；第三多晶硅层109因减薄在间隙中被保留并间隔开而形成的孤立的部分，作为擦除栅109’。如图3l-3m所示。
步骤D4：移除控制栅106’外侧的部分第三多晶硅层109及字线氧化层108’，形成控制栅106’背离擦除栅109’的另一侧的字线结构109”。在此步骤中，利用图案化的光刻胶覆盖于第三多晶硅层109上，且该光刻胶中暴露出控制栅106’外侧的一部分第三多晶硅层，并利用图案化的光刻胶为刻蚀掩膜依次刻蚀移除控制栅106’外侧的一部分第三多晶硅层及其下方的字线氧化层，形成字线结构109”，如图3n所示。同时，本领域技术人员应当理解，在利用图案化的光刻胶为刻蚀掩膜进行刻蚀并定义出字线结构109”的同时，也会打开某些特定需要引出的源端区域(可结合图1所示)，即移除部分源极掺杂区上的一部分擦除栅109’以及位于被移除擦除栅109’下方的隧穿氧化层108，进而将源极掺杂区予以外露，在后续工艺中形成金属互连结构，虽然图中并未示出将源极掺杂区进行暴露，但该技术特征为本领域技术人员所公知，因此并不影响本发明的保护范围。
步骤D5：在字线结构109”的侧壁制备侧墙110。其中一个可选的技术方案是，在侧墙110形成之前，还可选择性的进行一LDD(Lightly Doped Drain，轻掺杂漏)注入工艺，来减弱漏区电场并改进热电子退化效应。上述步骤完成后，形成图3o所示的结构。
执行步骤E：进行第二离子注入工艺，在沟槽背离源极掺杂区的另一侧衬底100内形成漏极掺杂区(drain)。
上述步骤完成后，继续进行自对准工艺以及金属互连工艺和后段制程(BEOL)。
具体的，进行自对准工艺包括：首先沉积一层SAB(硅化金属阻挡层)层并进行图案化处理，移除部分SAB层以暴露出源极掺杂区、漏极掺杂区、字线结构109”、控制栅106’和擦除栅109’的顶部；继续沉积一层金属层并进行退火处理，使沉积的金属层与接触的多晶硅产生反应，在源极掺杂区、漏极掺杂区、字线结构109”、控制栅106’和擦除栅109’的顶部形成金属硅化物(Salicide)，之后移除剩余的金属层及SAB(salicide block，硅化物阻挡层)层。在此步骤中，优选的，沉积的金属层优选为Ti或Ni，并在退火后通过湿法清洗移除剩余的金属层和SAB层。
具体的，进行金属互连工艺包括：沉积ILD(Interlayer dielectric layer，层间介质层)层115，进行图案化处理，在ILD层115中形成若干通孔116以暴露出金属硅化物，进行电镀并在各通孔116内填充金属，作为金属互连结构。上部步骤完成后，形成图3p所示的结构。同时后段制程采用本领域技术人员所惯用的技术手段，在此不予赘述。
由于本发明采用了如上制备方法，通过将浮栅置于衬底内，而源漏极则位于浮栅的两侧，因此构成了垂直于浮栅两侧的沟道，有效的增大了沟道的长度，使得衬底中的载流子更容易穿透氧化层进入浮栅，提高了载流子迁移率，并有效的抑制了沟道的漏电流；同时本发明在衬底中刻蚀形成沟槽后，直接通过沉积并研磨即可形成浮栅、控制栅和两者中间的绝缘层，无需借助光刻工艺来实现，降低了工艺难度，同时降低了生产成本。
同时本发明提供了一种分离栅式闪存器件，可参照图3p所示，包括：衬底100，衬底100中具有若干组沟槽对。在每个沟槽内均填充有浮栅104’，在本发明中，浮栅104’为上端部分宽度大于下端部分宽度的T型浮栅，且浮栅104’的上端部分覆盖在衬底100的部分上表面之上，浮栅104’与衬底100之间通过一浮栅氧化层103进行隔离，在浮栅104’之上设置有一控制栅106’，且浮栅104’和控制栅106’之间通过绝缘层105进行隔离。本发明所提供之T型浮栅104’在将衬底100内的沟槽完全填充的同时，其顶部还覆盖衬底的部分上表面之上，这增加了浮栅104’和控制栅106’的耦合率，同时保证了在进行编程时具有更好的编程效率，进而提升了器件性能。
优选的，上述的绝缘层105为为包含氧化物-氮化物-氧化物三明治结构的ONO层。在本发明中，浮栅104’和控制栅106’之间选用ONO介质层仅为一种较佳的方式，根据生产需求也可选用普通的氧化层过其他绝缘材质来将浮栅104’和控制栅106’进行隔离，在此不予赘述。
每一组沟槽对的两个沟槽之间的衬底100内形成有源极掺杂区，且在沟槽背离源极掺杂区的另一侧衬底100内形成有漏极掺杂区。
在每一组沟槽对的两个沟槽顶部的控制栅106’之间的间隙形成有擦除栅109’，且在各控制栅106’背离擦除栅109’的一侧设置有字线结构109”，字线结构109”背离擦除栅109’的另一侧的侧壁覆盖有侧墙110。在本发明中，上述的擦除栅109’与衬底100、控制栅106’、浮栅104’之间通过隧穿氧化层108进行隔离，且字线结构109”与衬底100、控制栅106’通过字线氧化层108’进行隔离。在此需要的是，字线氧化层108’是通过刻蚀移除每个沟槽背离源极掺杂区的另一侧衬底100表面的隧穿氧化层后，并在衬底因移除隧穿氧化层而暴露的表面上重新沉积的一层氧化层。
进一步的，本发明所提供的器件表面还覆盖有一层间介质层115，在该层间介质层115中设置有若干通孔116，各通孔116内填充有铜用作金属互连，通孔116的底部位于源极掺杂区、漏极掺杂区、擦除栅109’、字线结构109”和控制栅106’之上，且各通孔116的底部均设置有金属硅化物。
综上所述，由于本发明采用了如上技术方案，具有如下优点：
1、本发明通过将Flash架构与传统的CMOS工艺进行整合，利用了自对准的思想来形成浮栅和控制栅，即无需通过刻蚀来形成浮栅和控制栅，通过沉积、平坦化工艺，即可实现浮栅和控制栅的形成，兼容传统的CMOS工艺，相比较传统技术降低了工艺难度，可进一步减小器件(单元器件)的关键尺寸，并降低了生产成本。
2、由于本发明所制备出的闪存器件所包含的浮栅为上端部分宽度大于下端部分宽度的T型浮栅，T型浮栅的底部设置在衬底的沟槽内，同时浮栅的上端部分覆盖在衬底之上。通过将浮栅部分设置于衬底内，并在浮栅两侧分别形成源极掺杂区和漏极掺杂区，因此源极掺杂区和漏极掺杂区之间的沟道区是垂直于衬底中的浮栅两侧，这有利于提高沟道长度，使得衬底中的载流子更容易穿透氧化层进入浮栅，提高了载流子迁移率，并有效的抑制了沟道的漏电流，抗干扰性也较强；同时上宽下窄的T型浮栅也有利于提升浮栅与控制栅之间的耦合率，为提高编程速度提供保证。
3、由于本申请将浮栅制备在衬底中的沟槽内，相比较传统Flash的浮栅、控制栅均设置在衬底之上，因此本发明所制备出的存储单元的整体高度会有所降低，从而提高其与逻辑工艺的兼容性。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种制备分离栅式闪存器件的方法，其特征在于，包括以下步骤：
步骤A：提供一衬底，在所述衬底上表面按照自下而上顺序依次覆盖有衬垫氧化层和介质层；
进行图案化处理，在所述介质层和所述衬垫氧化层中形成若干组开口对，利用所述开口对刻蚀所述衬底，以在所述衬底内形成若干组沟槽对；
对所述开口两侧的介质层和所述衬垫氧化层进刻蚀，以拉大所述开口的开口宽度并将衬底的部分上表面进行暴露；
步骤B：在所述沟槽内制备浮栅以将沟槽进行填充，所述浮栅为上端部分宽度大于下端部分宽度的T型浮栅，且所述浮栅的上端部分覆盖于所述开口底部的衬底上表面之上；
于所述浮栅顶部按照从下至上顺序依次制备绝缘层和控制栅；
步骤C：进行第一离子注入工艺，在每一组沟槽对的两个沟槽之间的衬底内形成源极掺杂区；
步骤D：在每一组沟槽对的两个沟槽顶部的控制栅之间的间隙制备擦除栅，以及在每个所述控制栅背离所述擦除栅的另一侧形成字线结构，之后在所述字线结构的侧壁制备侧墙；
步骤E：进行第二离子注入工艺，在所述沟槽背离所述源极掺杂区的另一侧衬底内形成漏极掺杂区。
2.如权利要求1所述的方法，其特征在于，在步骤B中，制备所述浮栅的步骤包括：
步骤B1：在所述衬底暴露的表面制备一层浮栅氧化层；
步骤B2：沉积第一多晶硅层覆盖在介质层之上并将各沟槽和开口进行填充，对第一多晶硅层进行回蚀，保留位于沟槽内及开口底部的第一多晶硅层，形成T型浮栅。
3.如权利要求1所述的方法，其特征在于，在所述步骤B中，制备所述控制栅的步骤包括：
步骤B3：沉积一绝缘层覆盖在所述浮栅顶部以及所述开口侧壁和所述介质层上表面，以及沉积第二多晶硅层覆盖在所述绝缘层上表面，并将所述开口予以填充；
步骤B4：减薄第二多晶硅层使其顶部与所述介质层顶部齐平；
步骤B5：移除介质层、衬垫氧化层以及部分绝缘层，并保留位于第二多晶硅层底部的绝缘层。
4.如权利要求3所述的方法，其特征在于，所述绝缘层为包含氧化物-氮化物-氧化物三明治结构的ONO层。
5.如权利要求3所述的方法，其特征在于，在步骤B5中，移除第部分所述绝缘层后，还包括实施一高温修复的步骤，进而修复在去除所述绝缘层时对所述第二多晶硅层和位于第二多晶硅层底部的绝缘层造成的损伤。
6.如权利要求1所述的方法，其特征在于，步骤D的具体步骤为：
步骤D1：沉积隧穿氧化层将衬底、控制栅及浮栅暴露的表面予以覆盖，并在沟槽背离所述源极掺杂区的另一侧衬底中进行字线阈值电压调节的离子注入工艺，以调整字线阈值电压；
步骤D2：移除每个沟槽背离所述源极掺杂区的另一侧衬底表面的隧穿氧化层，并在衬底因移除隧穿氧化层而暴露的表面形成字线氧化层；
步骤D3：沉积第三多晶硅层覆盖在字线氧化层和剩余的隧穿氧化层之上，减薄第三多晶硅层使其顶部与所述控制栅的顶部齐平；
第三多晶硅层因减薄在所述间隙中被保留并间隔开而形成的孤立的部分，作为所述擦除栅；
步骤D4：移除控制栅外侧的部分所述第三多晶硅层及字线氧化层，形成所述控制栅背离所述擦除栅的另一侧的字线结构；
步骤D5：在所述字线结构的侧壁制备侧墙。
7.如权利要求6所述的方法，其特征在于，在进行字线阈值电压调节的离子注入工艺前，先进行光刻工艺，利用光刻胶将所述源极掺杂区及位于源极掺杂区两侧的控制栅进行覆盖。
8.如权利要求6所述的方法，其特征在于，在形成所述控制栅背离所述擦除栅的另一侧的字线结构的步骤中，利用图案化的光刻胶覆盖于第三多晶硅层上，且该光刻胶中暴露出控制栅外侧的一部分第三多晶硅层，并利用图案化的光刻胶为刻蚀掩膜依次刻蚀移除控制栅外侧的一部分所述第三多晶硅层及其下方的字线氧化层。
9.如权利要求1所述的方法，其特征在于，所述方法还包括：在形成漏极掺杂区后，在源极掺杂区、漏极掺杂区、字线结构、控制栅和擦除栅的顶部制备金属硅化物。
10.一种分离栅式闪存器件，其特征在于，包括：
衬底，所述衬底中具有若干组沟槽对；
浮栅和控制栅，所述浮栅为上端部分宽度大于下端部分宽度的T型浮栅，且浮栅的上端部分覆盖在所述衬底的部分上表面之上，所述控制栅位于所述浮栅之上并通过一绝缘层与所述浮栅进行隔离；
在每一组沟槽对的两个沟槽顶部的控制栅之间的间隙形成有擦除栅，且在各所述控制栅背离所述擦除栅的另一侧设置有字线结构；
每一组沟槽对的两个沟槽之间的衬底内形成有源极掺杂区，且在所述沟槽背离所述源极掺杂区的另一侧衬底内形成有漏极掺杂区。
11.如权利要求10所述的分离栅式闪存器件，其特征在于，所述浮栅与所述衬底之间通过浮栅氧化层进行隔离。
12.如权利要求10所述的分离栅式闪存器件，其特征在于，所述绝缘层为包含氧化物-氮化物-氧化物三明治结构的ONO层。
13.如权利要求10所述的分离栅式闪存器件，其特征在于，所述擦除栅与所述衬底、控制栅、浮栅之间通过隧穿氧化层进行隔离，且所述字线结构与所述衬底、控制栅通过字线氧化层进行隔离。
14.如权利要求10所述的分离栅式闪存器件，其特征在于，所述源极掺杂区、漏极掺杂区、擦除栅、字线结构和控制栅的顶部均设置有金属硅化物。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109742076A (zh) * | 2019-01-02 | 2019-05-10 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其形成方法 |
| CN110024084A (zh) * | 2017-02-14 | 2019-07-16 | 密克罗奇普技术公司 | 非易失性闪存存储器单元 |
| CN110112132A (zh) * | 2019-04-28 | 2019-08-09 | 上海华虹宏力半导体制造有限公司 | 分栅式存储器及其制作方法 |
| CN117915663A (zh) * | 2024-03-20 | 2024-04-19 | 合肥晶合集成电路股份有限公司 | 闪存及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1246732A (zh) * | 1998-09-01 | 2000-03-08 | 日本电气株式会社 | 闪烁存储器、其写入和删除方法及其制造方法 |
| CN102593061A (zh) * | 2011-01-07 | 2012-07-18 | 上海宏力半导体制造有限公司 | 分立栅快闪存储器及其制造方法 |
| CN103715144A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 分立栅存储器件及其形成方法 |
-
2015
- 2015-02-04 CN CN201510058562.6A patent/CN105990358B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1246732A (zh) * | 1998-09-01 | 2000-03-08 | 日本电气株式会社 | 闪烁存储器、其写入和删除方法及其制造方法 |
| CN102593061A (zh) * | 2011-01-07 | 2012-07-18 | 上海宏力半导体制造有限公司 | 分立栅快闪存储器及其制造方法 |
| CN103715144A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 分立栅存储器件及其形成方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110024084A (zh) * | 2017-02-14 | 2019-07-16 | 密克罗奇普技术公司 | 非易失性闪存存储器单元 |
| CN109742076A (zh) * | 2019-01-02 | 2019-05-10 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及其形成方法 |
| CN110112132A (zh) * | 2019-04-28 | 2019-08-09 | 上海华虹宏力半导体制造有限公司 | 分栅式存储器及其制作方法 |
| CN110112132B (zh) * | 2019-04-28 | 2021-05-07 | 上海华虹宏力半导体制造有限公司 | 分栅式存储器及其制作方法 |
| CN117915663A (zh) * | 2024-03-20 | 2024-04-19 | 合肥晶合集成电路股份有限公司 | 闪存及其制作方法 |
| CN117915663B (zh) * | 2024-03-20 | 2024-06-18 | 合肥晶合集成电路股份有限公司 | 闪存及其制作方法 |
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