CN117915663A - 闪存及其制作方法 - Google Patents
闪存及其制作方法 Download PDFInfo
- Publication number
- CN117915663A CN117915663A CN202410316416.8A CN202410316416A CN117915663A CN 117915663 A CN117915663 A CN 117915663A CN 202410316416 A CN202410316416 A CN 202410316416A CN 117915663 A CN117915663 A CN 117915663A
- Authority
- CN
- China
- Prior art keywords
- source line
- substrate
- inter
- dielectric layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 109
- 239000000463 material Substances 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 34
- 238000003860 storage Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 227
- 238000000034 method Methods 0.000 claims description 46
- 238000002955 isolation Methods 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 239000002344 surface layer Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种闪存及其制作方法。所述闪存的制作方法包括：提供基底，基底的有源区包括多个存储单元区以及源线区，源线区的基底顶部形成有源线沟槽；在源线沟槽内填充牺牲层；在基底上形成多个浮栅条；在基底上形成极间介质层；在基底上形成控制栅材料层，控制栅材料层覆盖极间介质层；对控制栅材料层、极间介质层和浮栅条进行图形化刻蚀以形成栅极结构，其中，在刻蚀源线沟槽上方的浮栅条之间的极间介质层时进行过刻蚀并停止于牺牲层，以避免源线沟槽上方的浮栅条的靠近极间介质层底部的部分残留。如此可以改善存储单元之间的漏电问题，且不会损伤基底。所述闪存利用上述的闪存的制作方法制成。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种闪存及其制作方法。
背景技术
快闪存储器(Flash Memory)又称闪存，是非易失存储器的主流存储器，其具有集成度高、存储速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用，闪存特别适合应用在携带式的装置上，已成为业界研究的主流之一。
图1为一种闪存的布局图（Layout）。如图1所示，该闪存的有源区（Active Area，AA）包括多个存储单元区101以及源线区102，源线（Source line）形成在源线区102上，且源线区102隔断多个存储单元区101。图2至图5是图1所示的闪存的制作过程剖面示意图，其中，图2至图5是沿图1中AB线所示位置为剖面示意图。制作上述闪存的步骤包括：如图1和图2所示，在基底上形成隧道氧化层103，隧道氧化层103覆盖基底的表面，在基底上形成多个浮栅条104，浮栅条104覆盖存储单元区101以及部分源线区102，浮栅条104的材料通常为多晶硅；在基底上形成覆盖浮栅条104和基底的ONO层105；形成覆盖ONO层105的控制栅材料层106，控制栅材料层106通常为多晶硅；刻蚀控制栅材料层106直至露出ONO层105，形成多条控制栅106a（Control Gate，CG），其中，如图2所示，此时源线区102上方的相邻浮栅条104之间的间隙内仍残存有控制栅材料层106；参考图1和图3所示，刻蚀去除控制栅106a两侧露出的ONO层105露出浮栅条104的顶面，此时源线区102上方的相邻浮栅条104之间的间隙内存在围栏形的ONO层105；如图4所示，刻蚀去除源线区102上方的浮栅条104，同时可以去除围栏形的ONO层105上的控制栅材料层106，其中，由于浮栅条104的侧壁具有一定的倾斜角且由于ONO层105共形地贴覆浮栅条104，从而围栏形的ONO层105会遮挡住其底部外侧的部分浮栅条，使得围栏形的ONO层105的底部外侧容易存在多晶硅残留（图4的虚线框位置所示）；如图5所示，去除源线区102上方的围栏形的ONO层105。
参考图4和图5所示，如果对围栏形的ONO层105进行过刻蚀，容易损伤其下方的基底（图5中的虚线框所示位置），影响器件的性能；如果不对围栏形的ONO层105进行过刻蚀，则容易存在多晶硅残留，容易导致存储单元之间的漏电（如图6的虚线所示）。因此，上述闪存的制作方法急需优化。
发明内容
本发明提供一种闪存及其制作方法，可以改善存储单元之间的漏电问题，且不会损伤基底，有助于提高闪存的性能。
为了实现上述目的，本发明一方面提供一种闪存的制作方法。所述闪存的制作方法包括：提供基底，所述基底包括有源区，所述有源区包括多个存储单元区以及源线区，所述源线区隔断多个所述存储单元区，所述源线区的基底顶部形成有源线沟槽；在所述源线沟槽内填充牺牲层；在所述基底上形成多个浮栅条，多个所述浮栅条覆盖多个所述存储单元区以及覆盖部分所述牺牲层；在所述基底上形成极间介质层，所述极间介质层覆盖多个所述浮栅条以及所述牺牲层；在所述基底上形成控制栅材料层，所述控制栅材料层覆盖所述极间介质层；对所述控制栅材料层、所述极间介质层和所述浮栅条进行图形化刻蚀以形成栅极结构，其中，在刻蚀所述源线沟槽上方的所述浮栅条之间的极间介质层时进行过刻蚀并停止于所述牺牲层，以避免所述源线沟槽上方的浮栅条的靠近所述极间介质层底部的部分残留；在所述源线区形成源线，所述源线与多个所述存储单元区电连接。
可选的，对所述控制栅材料层、所述极间介质层和所述浮栅条进行图形化刻蚀以形成栅极结构的步骤包括：刻蚀去除部分所述控制栅材料层直至露出所述极间介质层，在所述极间介质层上形成多条控制栅，每条所述控制栅横跨多个所述存储单元区，所述源线沟槽上方的所述浮栅条之间的间隙内残存部分所述控制栅材料层；刻蚀去除多条所述控制栅侧边露出的所述极间介质层直至露出所述浮栅条；去除所述源线沟槽上方的浮栅条和残存的所述控制栅材料层并停止于所述牺牲层；以及去除所述源线沟槽上方的位于所述浮栅条之间的极间介质层并进行过刻蚀，以避免所述源线沟槽上方的浮栅条的靠近所述极间介质层底部的部分残留。
可选的，提供基底的步骤中，所述基底还包括多个隔离沟槽，所述有源区通过多个所述隔离沟槽限定出来；所述源线沟槽的开口宽度小于所述隔离沟槽的开口宽度，所述源线沟槽的深度小于所述隔离沟槽的深度，且所述源线沟槽和所述隔离沟槽在同一工艺步骤中形成。
可选的，所述源线沟槽的深度为450Å~600Å。
可选的，在所述源线区形成源线的方法包括：通过离子注入工艺对所述源线沟槽内表面的基底表层进行离子注入形成源线。
可选的，通过调整所述离子注入工艺的注入角度使得所述源线的阻值达到设定值。
可选的，在所述源线区形成源线的方法包括：去除所述牺牲层，在所述源线沟槽内填充导电材料形成源线。
可选的，所述浮栅条和所述控制栅材料层的材质均为多晶硅；所述极间介质层为ONO绝缘层。
可选的，所述浮栅条垂直于所述基底顶面的横截面为梯形；在所述基底上形成极间介质层的步骤中，所述浮栅条之间的极间介质层的垂直于所述基底顶面的横截面为倒梯形。
本发明的另一方面还提供一种闪存。所述闪存通过如上所述的闪存的制作方法制成。所述闪存包括基底、栅极结构以及源线。所述基底包括多个有源区，多个有源区包括多个存储单元区以及源线区，所述源线区隔断多个所述存储单元区，所述源线区的基底上形成有源线沟槽；所述栅极结构位于所述存储单元区的基底上；所述源线由所述源线沟槽的基底表层的掺杂区构成或者由填充在所述源线沟槽内的导电材料构成，所述源线与多个所述存储单元区电连接。
本发明提供的闪存及其制作方法中，在源线区的基底上形成源线沟槽并在源线沟槽内填充牺牲层，然后在基底上形成多个浮栅条，接着在基底上依次形成极间介质层和控制栅材料层，再刻蚀控制栅材料层、极间介质层和浮栅条以形成闪存的栅极结构，其中，在刻蚀源线沟槽上方的浮栅条之间的极间介质层时进行过刻蚀以避免源线沟槽上方的浮栅条的靠近极间介质层底部的部分残留，并且过刻蚀停止于牺牲层。本申请意想不到的技术效果是：由于牺牲层的保护，可以对源线沟槽上方的浮栅条之间的极间介质层进行过刻蚀，以避免源线沟槽上方的浮栅条的靠近极间介质层底部的部分残留，且不会损伤基底，极间介质层的刻蚀工艺窗口宽，可以改善存储单元之间的漏电问题，提高闪存的性能。
附图说明
图1为一种闪存的布局图。
图2为图1所示的闪存制作过程中去除部分控制栅材料层后沿图1中AB线所示位置的剖面示意图。
图3为图1所示的闪存制作过程中去除浮栅条顶部的极间介质层后沿图1中AB线所示位置的剖面示意图。
图4为图1所示的闪存制作过程中刻穿浮栅条后沿图1中AB线所示位置的剖面示意图。
图5为图1所示的闪存制作过程中刻蚀去除源线区上浮栅条之间的极间介质层后沿图1中AB线所示位置的剖面示意图。
图6为图1所示的闪存的电路示意图。
图7为本发明一实施例提供的闪存的制作方法的流程示意图。
图8为本发明一实施例提供的闪存的制作方法中基底中限定出有源区后的俯视图。
图9为本发明一实施例提供的闪存的制作方法中在基底上形成图形化的掩模层后沿图8中CD线所示位置的剖面示意图。
图10为本发明一实施例提供的闪存的制作方法中在基底中形成源线沟槽后沿图8中CD线所示位置的剖面示意图。
图11为本发明一实施例提供的闪存的制作方法中在基底上形成极间介质层后的俯视图。
图12为沿图11的AB线所示位置的剖面示意图。
图13为沿图11的CD线所示位置的剖面示意图。
图14为本发明一实施例提供的闪存的制作方法中在极间介质层上形成控制栅材料层后沿图11中AB线所示位置的剖面示意图。
图15为本发明一实施例提供的闪存的制作方法中刻蚀去除部分控制栅材料层之后沿图11中AB线所示位置的剖面示意图。
图16为本发明一实施例提供的闪存的制作方法中刻蚀去除浮栅条顶部的极间介质层后沿图11中AB线所示位置的剖面示意图。
图17为本发明一实施例提供的闪存的制作方法中刻穿浮栅条后沿图11中AB线所示位置的剖面示意图。
图18为本发明一实施例提供的闪存的制作方法中刻蚀去除源线区上浮栅条之间的极间介质层后沿图11中AB线所示位置的剖面示意图。
图19为本发明一实施例提供的闪存的布局图。
图20为本发明一实施例提供的闪存沿图19中的CD线所示位置的剖面示意图。
图21为本发明一实施例提供的闪存沿图19中的EF线所示位置的剖面示意图。
图22为本发明另一实施例提供的闪存沿图19中的CD线所示位置的剖面示意图。
图23为本发明另一实施例提供的闪存沿图19中的EF线所示位置的剖面示意图。
附图标记说明：
（图1至图5）101-存储单元区；102-源线区；103-隧道氧化层；104-浮栅条；105-ONO层；106-控制栅材料层；106a-控制栅；
（图8至图23）200-基底；201-存储单元区；202-源线区；203-源线沟槽；204-垫氧化层；205-图形化的掩模层；206-牺牲层；207-源线引出区；301-隧道氧化层；302-浮栅条；302a-浮栅；303-极间介质层；304-控制栅材料层；304a-控制栅；305-侧墙；30-栅极结构；400-源线；500-接触插塞；600-绝缘层。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了改善存储单元之间的漏电问题，且不会损伤基底，提高闪存的性能，本实施例提供一种闪存的制作方法。图7为本发明一实施例提供的闪存的制作方法的流程示意图。如图7所示，本实施例提供的闪存的制作方法包括：
步骤S1，提供基底，所述基底包括有源区，有源区包括多个存储单元区以及源线区，所述源线区隔断多个所述存储单元区，所述源线区的基底顶部形成有源线沟槽；
步骤S2，在所述源线沟槽内填充牺牲层；
步骤S3，在所述基底上形成多个浮栅条，多个所述浮栅条覆盖多个所述存储单元区以及覆盖部分所述牺牲层；
步骤S4,在所述基底上形成极间介质层，所述极间介质层覆盖多个所述浮栅条以及所述牺牲层；
步骤S5，在所述基底上形成控制栅材料层，所述控制栅材料层覆盖所述极间介质层；
步骤S6，对所述控制栅材料层、所述极间介质层和所述浮栅条进行图形化刻蚀以形成栅极结构，其中，在刻蚀所述源线沟槽上方的所述浮栅条之间的极间介质层时进行过刻蚀并停止于所述牺牲层，以避免所述源线沟槽上方的浮栅条的靠近所述极间介质层底部的部分残留；
步骤S7，在所述源线区形成源线，所述源线与多个所述存储单元区电连接。
图8至图18为本发明一实施例提供的闪存的制作方法的分步骤示意图，其中，图8和图11为俯视示意图，其余为剖面示意图。图19为本发明一实施例提供的闪存的布局图。以下结合图7至图19对本实施例的闪存的制作方法进行说明。
如图8所示，步骤S1提供的基底包括有源区（Active Area，AA），有源区包括多个存储单元区201以及源线区202，源线区202隔断多个存储单元区201，源线区202的基底顶部形成有源线沟槽203。
图9和图10是沿图8的CD线所示位置的剖面示意图。提供基底的方法可以包括：如图9所示，可以在基底200上形成垫氧化层（Pad Oxide）204，垫氧化层204可以覆盖基底200的表面；在垫氧化层204上形成图形化的掩模层205，图形化的掩模层205中的开窗定义出源线沟槽203的形成位置；如图10所示，以图形化的掩模层205为掩模，刻蚀垫氧化层204和基底200，在源线区202的基底顶部形成源线沟槽203。
本实施例中，基底200可以是硅基底，但不限于此。在其它实施例中，基底200还可以是锗基底、硅锗基底、绝缘体上硅（Silicon On Insulator，SOI）或绝缘体上锗（Germanium On Insulator，GOI ）等，基底200中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。垫氧化层204可以是氧化硅层。
基底200还可以包括多个隔离沟槽，隔离沟槽例如位于图8中存储单元区201之间的空白区域，有源区通过多个隔离沟槽限定出来。本实施例中，源线沟槽203和隔离沟槽可以在同一工艺步骤中形成，如此源线沟槽203和隔离沟槽的形成位置以及开口宽度可以均由图形化的掩模层205限定，有助于节约掩模，节约成本。示例性的，隔离沟槽可以隔离出低压区域的有源区、中压区域的有源区以及高压区域的有源区。
本实施例中，源线沟槽203的开口宽度可以小于隔离沟槽的开口宽度，源线沟槽203的深度可以小于隔离沟槽的深度；在同时刻蚀基底200形成源线沟槽203和隔离沟槽时，由于图形化的掩模层205定义出的源线沟槽203的开口宽度小于隔离沟槽的开口深度，且刻蚀气体或刻蚀液对小开窗位置的基底的刻蚀深度会小于大开窗位置的基底的刻蚀深度，从而使得源线沟槽203的深度小于隔离沟槽的深度。
示例性的，所述源线沟槽203的深度可以为450Å~600Å，例如520Å；所述隔离沟槽的深度可以为2500Å~3500Å，例如3000Å，但不限于此。本实施例中，源线沟槽203的开口宽度可以等于源线区的宽度，此处“宽度”均为图8中X方向的尺寸。
图11为在基底上形成极间介质层之后的俯视示意图，图12是沿图11的AB线所示位置的剖面示意图，图13是沿图11的CD线所示位置的剖面示意图。
参考图11、图12和图13所示，执行步骤S2，在源线沟槽203内填充牺牲层206。
在源线沟槽203内填充牺牲层206可以包括：在基底200上形成牺牲材料层，牺牲材料层可以填满源线沟槽203；采用化学机械研磨工艺等去除基底顶面上的牺牲材料层，保留源线沟槽203内的牺牲材料层作为牺牲层206。本实施例中，源线沟槽203的填充可以与隔离沟槽的填充同时进行。
牺牲层206的材料可以包括但不限于氧化硅。
在源线沟槽203内填充牺牲层206之后，可以去除垫氧化层204，在基底200上形成隧道氧化层301，隧道氧化层301可以覆盖存储单元区201的基底表面。隧道氧化层301的厚度可以根据闪存的性能选择。隧道氧化层301的材料包括但不限于氧化硅。
参考图11、图12和图13所示，执行步骤S3，在基底200上形成多个浮栅条302，多个浮栅条302覆盖多个存储单元区201以及覆盖部分牺牲层206。需要说明的是，为了便于阅读理解，图11未示出浮栅条。
本实施例中，浮栅条302的材料包括但不限于多晶硅。在基底200上形成多个浮栅条302的方法可以包括：在基底200上形成浮栅材料层，所述浮栅材料层覆盖基底200以及隧道氧化层301；对浮栅材料层进行图形化处理，形成多个浮栅条302。参考图11、图12和图13所示，源线沟槽203一侧的一个存储单元区201的端部可以与源线沟槽203另一侧的一个存储单元区201的端部位置对应，一个浮栅条302可以覆盖端部对应的两个存储单元区201且覆盖它们之间的牺牲层206。
如图12所示，由于刻蚀的特性，通常浮栅条302垂直于基底200顶面的横截面通常为梯形，即浮栅条302的顶面宽度小于底面宽度。
参考图11、图12和图13所示，执行步骤S4，在所述基底200上形成极间介质层303，所述极间介质层303覆盖多个所述浮栅条302以及所述牺牲层206。
具体的，参考图12所示，极间介质层303覆盖浮栅条302的顶面和侧壁；在源线区内，极间介质层303还覆盖浮栅条302之间露出的牺牲层206。所述浮栅条302之间的极间介质层303的垂直于基底200顶面的横截面为倒梯形。
本实施例中，极间介质层303可以氧化物-氮化物-氧化物（Oxide-Nitride-Oxide，ONO）绝缘层。
图14至图18为形成极间介质层之后沿图11中AB线所示位置的过程剖面示意图。
如图14所示，执行步骤S5，在基底200上形成控制栅材料层304，所述控制栅材料层304覆盖所述极间介质层303且填充浮栅条302之间的空隙。控制栅材料层304的材料可以与浮栅条302的材料相同，示例性的，控制栅材料层304的材料可以为多晶硅。
接着，执行步骤S6，对控制栅材料层304、极间介质层303和浮栅条302进行图形化刻蚀以形成栅极结构，其中，在刻蚀所述源线沟槽203上方的所述浮栅条302之间的极间介质层时进行过刻蚀并停止于所述牺牲层206，以避免所述源线沟槽203上方的浮栅条的靠近所述极间介质层303底部的部分残留。
具体的，参考图15和图19所示，刻蚀去除部分控制栅材料层304直至露出极间介质层303，在极间介质层303上形成多条控制栅304a，每条控制栅304a横跨多个存储单元区201，源线沟槽203上方的浮栅条302之间的间隙内残存部分控制栅材料层304。
如图16和图19所示，刻蚀去除多条控制栅304a侧边露出的极间介质层303直至露出浮栅条302。参考图16所示，源线沟槽203上方剩余的极间介质层303的横截面为倒梯形（或者称为围栏形），剩余的极间介质层303在牺牲层206上的正投影与浮栅条302在牺牲层206上的正投影部分交叠，剩余的极间介质层303会遮挡浮栅条302的靠近极间介质层303底部的部分。需要说明的是，控制栅304a下方的极间介质层303由于控制栅304a的覆盖被保留下来。
如图17所示，去除源线沟槽203上方的浮栅条302和残存的控制栅材料层304并停止于牺牲层206。此时，由于极间介质层303的遮挡，如图17中的虚线框位置所示，浮栅条302的靠近极间介质层303底部的部分会残留在牺牲层206上。
如图18所示，去除源线沟槽203上方的位于浮栅条302之间的极间介质层303（即图17所示的剩余的极间介质层303）并进行过刻蚀，以避免源线沟槽203上方的浮栅条302的靠近极间介质层303底部的部分残留。其中，可以通过加长刻蚀时间例如增加刻蚀秒数来实现过刻蚀。
需要说明的是，由于预先在源线区202的基底顶部形成了源线沟槽203以及在源线沟槽203内填充了牺牲层206，从而在去除源线沟槽203上方的位于浮栅条302之间的极间介质层303时可以进行过刻蚀，且不会损伤基底200，极间介质层303的刻蚀工艺窗口较宽，可以改善存储单元之间的漏电问题，提高闪存的性能。
图20为本发明一实施例提供的闪存沿图19中的CD线所示位置的剖面示意图。图21为本发明一实施例提供的闪存沿图19中的EF线所示位置的剖面示意图。
参考图19和图20所示，在完成控制栅材料层304、极间介质层303和浮栅条302的图形化刻蚀后，剩余的控制栅材料层304作为多条控制栅304a，剩余的浮栅条302作为浮栅302a，控制栅304a与浮栅302a之间通过极间介质层303隔离，栅极结构30可以包括控制栅304a、浮栅302a以及位于控制栅304a与浮栅302a之间极间介质层303。一些实施例中，如图20所示，栅极结构30还可以包括覆盖控制栅304a和浮栅302a侧壁的侧墙305。
形成栅极结构30之后，执行步骤S7，如图19所示，在源线区202形成源线400，所述源线400与多个所述存储单元区201电连接。
本发明的一实施例中，参考图20和图21所示，可以通过离子注入工艺对源线沟槽203内表面的基底表层进行离子注入形成源线400，此时源线400为基底200中的掺杂区。本实施例中，可以通过调整所述离子注入工艺的注入角度使得源线400的阻值达到设定值，且可以使得闪存的结击穿(Junction Breakdown)达到设计值，从而可以保证闪存的性能不因源线的形成工艺的变更而改变。需要说明的是，为了使得形成源线400的离子注入不影响闪存中源漏区且不受源漏区离子注入的限制，本实施例中，形成源线400采用单独的掩模进行。
参考图19所示，源线区202可以为条状，源线区202的两端可以具有宽度（X方向上的尺寸）大于源线区202的源线引出区207，且源线区202与源线引出区207相连形成工字形。本申请中，可以在源线引出区207上制作接触插塞500以引出源线400。
图22为本发明另一实施例提供的闪存沿图19中的CD线所示位置的剖面示意图。图23为本发明另一实施例提供的闪存沿图19中的EF线所示位置的剖面示意图。
参考图22与图23所示，本发明的另一实施例中，在源线区202形成源线400的方法可以包括：去除源线沟槽203内的牺牲层206，在源线沟槽203内填充导电材料形成源线400。
具体的，可以在基底上形成绝缘层600，且在绝缘层600中形成露出源线沟槽203的基底的源线开口；在绝缘层600的源线开口内填充导电材料，形成源线400。其中，源线沟槽203内的牺牲层206可以在形成源线开口的过程中去除，但不限于此。所述源线400可以与源线引出区207上的接触插塞500同时制作，如此有助于简化工艺。示例性的，源线400的材料包括但不限于钨。
本发明还提供一种闪存，所述闪存可以利用上述的闪存的制作方法制成。
参考图19至图23所示，所述闪存可以包括基底200、栅极结构30以及源线400。
具体的，所述基底200包括多个有源区，多个有源区包括多个存储单元区201以及源线区202，所述源线区202隔断多个所述存储单元区201，所述源线区202的基底上形成有源线沟槽203。
栅极结构30位于存储单元区201的基底上。栅极结构30可以包括在基底200上依次层叠的隧道氧化层301、浮栅302a、极间介质层303以及控制栅304a。
一实施例中，源线400可以由源线沟槽203的基底表层的掺杂区构成。
另一实施例中，源线400可以由填充在源线沟槽203内的导电材料构成，源线400与多个存储单元区201电连接。
本发明提供的闪存及其制作方法中，在源线区202的基底上形成源线沟槽203并在源线沟槽203内填充牺牲层206，然后在基底200上形成多个浮栅条302，接着在基底200上依次形成极间介质层303和控制栅材料层304，再刻蚀控制栅材料层304、极间介质层303和浮栅条302以形成闪存的栅极结构30，其中，在刻蚀源线沟槽203上方的浮栅条302之间的极间介质层303时进行过刻蚀以避免源线沟槽203上方的浮栅条302的靠近极间介质层303底部的部分残留，并且过刻蚀停止于牺牲层206。本申请意想不到的技术效果是：由于牺牲层206的保护，可以对源线沟槽203上方的浮栅条302之间的极间介质层303进行过刻蚀，以避免源线沟槽203上方的浮栅条302的靠近极间介质层303底部的部分残留，且不会损伤基底200，极间介质层303的刻蚀工艺窗口宽，可以改善存储单元之间的漏电问题，提高闪存的性能。
需要说明的是，本说明书采用递进的方式描述，在后描述的闪存重点说明的都是与在前描述的闪存的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种闪存的制作方法，其特征在于，包括：
提供基底，所述基底包括有源区，所述有源区包括多个存储单元区以及源线区，所述源线区隔断多个所述存储单元区，所述源线区的基底顶部形成有源线沟槽；
在所述源线沟槽内填充牺牲层；
在所述基底上形成多个浮栅条，多个所述浮栅条覆盖多个所述存储单元区以及覆盖部分所述牺牲层；
在所述基底上形成极间介质层，所述极间介质层覆盖多个所述浮栅条以及所述牺牲层；
在所述基底上形成控制栅材料层，所述控制栅材料层覆盖所述极间介质层；
对所述控制栅材料层、所述极间介质层和所述浮栅条进行图形化刻蚀以形成栅极结构，其中，在刻蚀所述源线沟槽上方的所述浮栅条之间的极间介质层时进行过刻蚀并停止于所述牺牲层，以避免所述源线沟槽上方的浮栅条的靠近所述极间介质层底部的部分残留；以及
在所述源线区形成源线，所述源线与多个所述存储单元区电连接。
2.如权利要求1所述的闪存的制作方法，其特征在于，对所述控制栅材料层、所述极间介质层和所述浮栅条进行图形化刻蚀以形成栅极结构的步骤包括：
刻蚀去除部分所述控制栅材料层直至露出所述极间介质层，在所述极间介质层上形成多条控制栅，每条所述控制栅横跨多个所述存储单元区，所述源线沟槽上方的所述浮栅条之间的间隙内残存部分所述控制栅材料层；
刻蚀去除多条所述控制栅侧边露出的所述极间介质层直至露出所述浮栅条；
去除所述源线沟槽上方的浮栅条和残存的所述控制栅材料层并停止于所述牺牲层；以及
去除所述源线沟槽上方的位于所述浮栅条之间的极间介质层并进行过刻蚀，以避免所述源线沟槽上方的浮栅条的靠近所述极间介质层底部的部分残留。
3.如权利要求1所述的闪存的制作方法，其特征在于，提供基底的步骤中，所述基底还包括多个隔离沟槽，所述有源区通过多个所述隔离沟槽限定出来；所述源线沟槽的开口宽度小于所述隔离沟槽的开口宽度，所述源线沟槽的深度小于所述隔离沟槽的深度，且所述源线沟槽和所述隔离沟槽在同一工艺步骤中形成。
4.如权利要求1所述的闪存的制作方法，其特征在于，所述源线沟槽的深度为450Å~600Å。
5.如权利要求1所述的闪存的制作方法，其特征在于，在所述源线区形成源线的方法包括：通过离子注入工艺对所述源线沟槽内表面的基底表层进行离子注入形成源线。
6.如权利要求5所述的闪存的制作方法，其特征在于，通过调整所述离子注入工艺的注入角度使得所述源线的阻值达到设定值。
7.如权利要求1所述的闪存的制作方法，其特征在于，在所述源线区形成源线的方法包括：去除所述牺牲层，在所述源线沟槽内填充导电材料形成源线。
8.如权利要求1所述的闪存的制作方法，其特征在于，所述浮栅条和所述控制栅材料层的材质均为多晶硅；所述极间介质层为ONO绝缘层。
9.如权利要求1至8任一项所述的闪存的制作方法，其特征在于，所述浮栅条垂直于所述基底顶面的横截面为梯形；在所述基底上形成极间介质层的步骤中，所述浮栅条之间的极间介质层的垂直于所述基底顶面的横截面为倒梯形。
10.一种闪存，其特征在于，通过如权利要求1至9任一项所述的闪存的制作方法制成，所述闪存包括：
基底，所述基底包括多个有源区，多个有源区包括多个存储单元区以及源线区，所述源线区隔断多个所述存储单元区，所述源线区的基底上形成有源线沟槽；
栅极结构，位于所述存储单元区的基底上；以及
源线，由所述源线沟槽的基底表层的掺杂区构成或者由填充在所述源线沟槽内的导电材料构成，所述源线与多个所述存储单元区电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410316416.8A CN117915663A (zh) | 2024-03-20 | 2024-03-20 | 闪存及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410316416.8A CN117915663A (zh) | 2024-03-20 | 2024-03-20 | 闪存及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117915663A true CN117915663A (zh) | 2024-04-19 |
Family
ID=90687617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410316416.8A Pending CN117915663A (zh) | 2024-03-20 | 2024-03-20 | 闪存及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117915663A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844270A (en) * | 1996-05-17 | 1998-12-01 | Samsung Electronics Co., Ltd. | Flash memory device and manufacturing method therefor |
| CN1855511A (zh) * | 2005-02-28 | 2006-11-01 | 英飞凌科技股份公司 | 具有电荷捕获存储单元的半导体存储器及其制造方法 |
| TW200717720A (en) * | 2005-10-17 | 2007-05-01 | Promos Technologies Inc | Method for fabricating nonvolatile memory array |
| CN105990358A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅式闪存器件及制备方法 |
| CN108899321A (zh) * | 2018-07-20 | 2018-11-27 | 上海华虹宏力半导体制造有限公司 | 快闪存储器的制造方法 |
| US20190088665A1 (en) * | 2017-09-20 | 2019-03-21 | Stmicroelectronics (Rousset) Sas | Compact eeprom memory cell |
| CN113644064A (zh) * | 2020-04-27 | 2021-11-12 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| CN115335996A (zh) * | 2020-03-24 | 2022-11-11 | 硅存储技术股份有限公司 | 带有增强的浮栅到浮栅电容耦合的finfet分裂栅非易失性存储器单元 |
| US20230157012A1 (en) * | 2021-11-16 | 2023-05-18 | Shanghai Huali Integrated Circuit Corporation | Method for Manufacturing Semiconductor Device |
-
2024
- 2024-03-20 CN CN202410316416.8A patent/CN117915663A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844270A (en) * | 1996-05-17 | 1998-12-01 | Samsung Electronics Co., Ltd. | Flash memory device and manufacturing method therefor |
| CN1855511A (zh) * | 2005-02-28 | 2006-11-01 | 英飞凌科技股份公司 | 具有电荷捕获存储单元的半导体存储器及其制造方法 |
| TW200717720A (en) * | 2005-10-17 | 2007-05-01 | Promos Technologies Inc | Method for fabricating nonvolatile memory array |
| CN105990358A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅式闪存器件及制备方法 |
| US20190088665A1 (en) * | 2017-09-20 | 2019-03-21 | Stmicroelectronics (Rousset) Sas | Compact eeprom memory cell |
| CN108899321A (zh) * | 2018-07-20 | 2018-11-27 | 上海华虹宏力半导体制造有限公司 | 快闪存储器的制造方法 |
| CN115335996A (zh) * | 2020-03-24 | 2022-11-11 | 硅存储技术股份有限公司 | 带有增强的浮栅到浮栅电容耦合的finfet分裂栅非易失性存储器单元 |
| CN113644064A (zh) * | 2020-04-27 | 2021-11-12 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| US20230157012A1 (en) * | 2021-11-16 | 2023-05-18 | Shanghai Huali Integrated Circuit Corporation | Method for Manufacturing Semiconductor Device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100436406B1 (ko) | 부유 게이트를 갖는 반도체 기억 장치 및 그 제조 방법 | |
| KR100398955B1 (ko) | 이이피롬 메모리 셀 및 형성 방법 | |
| US7208796B2 (en) | Split gate flash memory | |
| KR100605510B1 (ko) | 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법 | |
| US8253188B2 (en) | Semiconductor storage device and method for manufacturing the same | |
| US20050260814A1 (en) | Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same | |
| US20070128797A1 (en) | Flash memory device and method for fabricating the same | |
| KR20150065614A (ko) | 플래시 메모리 반도체 소자 및 그 제조 방법 | |
| CN111640759A (zh) | 半导体存储装置及其形成方法 | |
| KR20080099460A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US7443725B2 (en) | Floating gate isolation and method of making the same | |
| KR100417728B1 (ko) | 커플링용량이높은비휘발성메모리셀 | |
| JP2013168576A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100687402B1 (ko) | 반도체 소자 및 그 제조방법 | |
| CN117915663A (zh) | 闪存及其制作方法 | |
| KR20080061476A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| CN111048513B (zh) | 浮栅型闪存的制作方法 | |
| CN111326516B (zh) | 非挥发性存储器结构及其制造方法 | |
| US8963220B2 (en) | Shallow trench isolation for a memory | |
| CN116156890B (zh) | Nor闪存阵列的制作方法 | |
| JP4361626B2 (ja) | フラッシュメモリデバイスの製造方法 | |
| CN213026125U (zh) | 半导体存储装置 | |
| CN110021604B (zh) | 一种存储器及其制备方法 | |
| CN111261706B (zh) | 存储器结构及其制造方法 | |
| US20080305594A1 (en) | Method for fabricating non-volatile memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |