KR100417728B1 - 커플링용량이높은비휘발성메모리셀 - Google Patents
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Abstract
플로우팅 게이트를 갖는 비휘발성 메모리(EEPROM) 셀에서는 공간을 적게 차지하면서 플로우팅 게이트와 콘트롤 게이트 사이의 커플링 용량이 커야 한다. 상기 목적을 위해서는, 예를들어 콘트롤 게이트가 U형 또는 포트형 플로우팅 게이트 내부에 배치됨으로써, 유전체가 플로우팅 게이트와 콘트롤 게이트 사이에서 섹션 방식으로 기판 표면에 대해 대략 수직으로 진행되는 것이 제안된다.
Description
본 발명은, 채널 영역에 의해 반도체 기판내에서 서로 분리된, 제 1도전형의 반도체 기판내에 있는 제 2도전형의 제 1도핑 영역 및 제 2도핑 영역을 포함하고, 상기 도핑 영역 사이의 구조적인 연결 라인은 제 1방향을 규정하며, 상기 제 1도핑 영역 및 제 2도핑 영역 그리고 채널 영역을 가로 방향으로 감싸는 절연 영역을 포함하고, 상기 채널 영역의 표면상에 절연 방식으로 배치된 플로우팅 게이트를 포함하며, 상기 채널 영역으로부터 떨어진 플로우팅 게이트의 측면상에 배치되고, 유전체에 의해 플로우팅 게이트로부터 절연되며, 제 2방향으로 진행되는 콘트롤 게이트를 포함하는 반도체 구조물에 관한 것이다. 상기 방식의 반도체 구조물은 비휘발성 메모리, 소위 EEPROM-셀을 의미한다.
상기 방식의 메모리 셀의 프로그래밍(즉, 판독 및 소거)은 접속되지 않은 플로우팅 게이트와 용량성 커플링된, 외부로 접속된 콘트롤 게이트에 전위를 인가함으로써 이루어진다. 프로그래밍 시간을 줄이기 위해서는 플로우팅 게이트와 콘트롤 게이트 사이의 용량성 커플링이 커야한다. 도 17에는, 3개의 상이한 커플링 상수(K1, K2, K3)를 갖는 3개의 상이한 메모리 셀에 대한 소거가 이루어질 때의 문턱 전압의 시간적인 변화가 도시되어 있는데, 이 경우 K1, K2, K3이다. 더 큰 용량(K1)은 문턱 전압(Vth)을 더 신속하게 변화시킨다는 것을 알 수 있다. 즉, 용량이 더 큰 셀이 더 빠르게 소거된다.
콘트롤 게이트가 플로우팅 게이트상에 평탄하게 배치되어 있는 공지된 셀 구조에서 플로우팅 게이트와 콘트롤 게이트 사이에 큰 용량을 실현하는 것은 많은 공간을 차지하는 것과 관련이 있다. 충분히 큰 커플링 용량은, 플로우팅 게이트의 횡방향 크기가 셀의 활성 영역(즉, 도핑 영역 및 그 사이에 배치된 채널 영역)의 크기보다 훨씬 더 큼으로써 달성된다. 도 18a는 종래 방식의 셀의 평면도이다. 플로우팅 게이트(5)는 도핑 영역(2, 3) 사이에 있는 연결 라인에 의해 규정된 제 1방향에 대해 횡으로 진행되며, 상기 제 2방향으로 활성 영역을 감싸고 있는 절연 영역(11) 위로 진행된다. 플로우팅 게이트의 크기는 해칭선으로 도시하였다. 콘트롤 게이트(10)는 제 2방향으로 플로우팅 게이트 위로 진행된다. 도 18b는 반도체 기판(1)의 활성 영역을 상기 제 1방향을 따라 절단한 횡단면상에서의 배열을 보여준다. 플로우팅 게이트(5) 및 콘트롤 게이트(10)는 기판 표면에 대해 평행하게 진행되는 유전체(9)에 의해 서로 분리된다. 0.6μ-기술에서 통상적인 정전 용량은 대략 1.9fF이다. 상기 정전 용량에 필요한 표면이 통상적으로 채널 영역보다 약 3배 정도 더 크다. 이로인해, 인접한 다수의 메모리 셀을 포함하는 상기 방식의 메모리 장치에서 집적 밀도가 제한된다.
본 발명의 목적은, 플로우팅 게이트와 콘트롤 게이트 사이의 커플링 용량을 감소시키지 않으면서도 공간을 적게 차지하는 반도체 구조물을 제공하는 것이다. 본 발명의 다른 목적은 상기 방식의 반도체 구조물을 제조하기 위한 방법을 제공하는 것이다.
도 1 및 도 2는 제 1 및 제 2실시예에 따른 본 발명에 따른 반도체 구조물의 평면도이다.
도 3 내지 도 9는 제 1실시예(도 3 내지 도8) 및 제 2실시예(도 3 내지 도 7, 9)를 제조하기 위한 방법 단계들이 명확하게 설명되는, 반도체 기판을 제 1방향으로 절단한 횡단면도이다.
도 10은 제 3실시예에 따른 본 발명에 따른 반도체 구조물의 평면도이다.
도 11 내지 도 16은 제 3실시예를 제조하기 위한 방법 단계들이 명확하게 설명되는, 반도체 기판을 제 1방향(a) 및 제 2방향(b)으로 절단한 횡단면도이다.
도 17은 3개의 EEPROM-셀에 대한 소거가 이루어질 때 문턱 전압의 시간적인 변화를 커플링 상수(K1> K2> K3)로 표시한 그래프이다.
도 18은 종래 방식의 EEPROM-셀의 평면도(a) 및 단면도(b)이다
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판2 : 소스
3 : 드레인4 : 유전체
5 : 플로우팅 게이트6 : 마스크
7 : 제 1도전층7' : 스페이서
8 : 측벽9 : 유전체
10 : 콘트롤 게이트10' : 도전층
11 : 절연 영역12 : 채널 영역
15 : 마스크16 : 절연 스페이서
상기 목적은 청구항 1의 특징을 갖는 반도체 구조물 및 청구항 9의 특징을 갖는 제조 방법에 의해 달성된다.
본 발명의 기본 구조는, 플로우팅 게이트 및 콘트롤 게이트를 평탄하게 위·아래로 배열하지 않고, 오히려 서로의 내부로 접는 것이다. 그렇게 하면, 상기 2개의 게이트를 분리하는 유전체 및 상기 유전체를 향하고 있는 플로우팅 게이트와 콘트롤 게이트의 용량 유효 표면은 오직 기판 표면에 평행한 평면에만 배치되는 것이 아니라, 오히려 그 내부에서 상기 2개의 게이트가 표면과 일정각을 형성하는 적어도 하나의 섹션을 포함하게 된다. 상기 각은 가장 효과적인 접힘을 달성하기 위해, 즉 점유되는 베이스에 대해서 최대로 용량 유효 표면을 달성하기 위해 거의 90°이다.
바람직한 실시예에서는 플로우팅 게이트가 제 1방향으로 서로 마주보고 있는 2개의 측면에서 - 소스 및 드레인을 향하고 있는 측면에서 - 위로 접혀짐으로써,상기 게이트는 U형의 횡단면을 갖게 된다. 상기 "U"의 내벽은 유전체로 라이닝되어 있다. 콘트롤 게이트는 내부에서 진행되는데, 바람직하게는 플로우팅 게이트에 의해서 형성된 트렌치의 완전 내부에서 진행된다. 커패시턴스는 바닥 및 측벽으로 이루어지기 때문에, 더 큰 표면을 요구하지 않으면서도 측벽을 위쪽으로 연장시킴으로써 증가될 수 있다. 인접 셀의 플로우팅 게이트는 제 1절연층에 의해 분리되는데, 상기 절연층의 두께는 바람직하게는 플로우팅 게이트의 전체 높이와 일치한다. 제 1절연층은 제 2방향으로 채널 영역에 접하는 절연 영역 위에 하나의 트렌치를 포함하며, 상기 트렌치는 플로우팅 게이트에 의해 형성된 트렌치와 연결된다. 그럼으로써 콘트롤 게이트가 상기 트렌치 내부에서 진행된다.
제 2실시예에서는 플로우팅 게이트가 모든 면에서 위로 접힘으로써, 상기 게이트가 포트형으로 형성된다. 상기 포트의 내벽은 유전체로 라이닝되어 있다. 콘트롤 게이트는 플로우팅 게이트의 상부 에지 위를 지나서 진행되며 상기 포트의 내부로 돌출된다. 이 경우 포트를 채우는 콘트롤 게이트의 부분은 그 위에서 진행되는 부분과 다른 재료로 이루어지거나, 또는 2부분이 동일한 재료로, 경우에 따라서는 동시에 제조될 수 있다.
용량 유효 표면이 여러 번 접힐 수 있음으로써, 플로우팅 게이트는 내부에 배치되어 위로 뻗는 플레이트에 의해 포트형 또는 U형으로 형성되고, 빗형태(comb-shape)의 횡단면을 갖는다. 상기 방식의 플레이트는 공지된 방식으로 스페이서로서 제조될 수 있다.
콘트롤 게이트가 직접 채널 영역 위에서 진행되는 것은 방지되거나 오직 유전체에 의해서 분리되어야 하는데, 예를 들어 제 1실시예에서는, 플로우팅 게이트가 채널 영역을 안전하게 커버함으로써, 즉 특히 제 2방향으로 채널 영역과 절연 영역 사이의 경계까지 이르게 됨으로써 방지된다. 그렇게 되면, 콘트롤 게이트가 플로우팅 게이트 및 유전체에 의해 채널 영역으로부터 분리된다. 다른 한편으로, 차지하는 공간을 줄이기 위해서는, 플로우팅 게이트가 절연 영역을 최대한 적게 오버래핑하고 제 2방향으로 인접한 플로우팅 게이트와의 간격이 최소화되는 것이 바람직하다. 플로우팅 게이트가 리소그래피에 의해 형성되면, 상기 게이트의 최소 폭은 도달될 수 있는 구조물 정밀도(F)에 의해 미리 설정된다. 예측되는 정렬 에러는 통상적으로 F/3이다. 플로우팅 게이트에 의한 채널 영역의 완전한 커버는, 제 2방향으로의 플로우팅 게이트의 크기가 5/3 F이고 인접한 플로우팅 게이트 사이의 간격이 F이기 때문에 래스터의 크기가 상기 방향으로 2 2/3 F임으로써 보장될 수 있다.
상기 구조물을 제조하기 위해서는, 적어도 하나의 게이트 유전체 및 도핑 영역을 노출시키는 절연 영역을 포함하는 기판상에 제 1도전층을 제공하고, 제 1마스크를 이용하여 상기 층을 리소그래픽적으로 패턴하는 것이 제안된다. 상기 제 1도전층은 제 2방향으로 활성 영역 위에서, 즉 채널 영역 위에서 그리고 접하는 절연 영역 위에서 진행되거나 또는 형성된 셀이 다수인 경우에는 제 2방향으로 인접한 채널 영역 위로 진행되는 스트립으로 패턴된다. 제 1도전층은 또한 미리 플로우팅 게이트의 횡방향 치수에 상응하게 패턴될 수 있음으로써(제 2실시예, 도전층이 인접 셀 위를 지나서 진행되지 않게 된다. 상기 치수는 바람직하게는 F x F이다.
패턴을 위해 사용된 제 1마스크는 바람직하게는 질화 실리콘 또는 산화 실리콘으로 이루어진 하드 마스크이다. 상기 마스크는 맨 처음에 배열상에 남겨지기 때문에 다음 프로세스 단계들과 모순되지 않아야 한다. 상기 마스크의 두께는 플로우팅 게이트의 측벽의 최대로 가능한 높이이다.
제 1절연층을 제공하는 다음에 바람직하게는 전표면적으로 평탄화함으로써, 제 1마스크의 표면은 노출되어 바람직하게는 상기 제 1절연층의 표면과 함께 하나의 평면에 배치된다. 제 1절연층은 제 1마스크와 다른 재료, 예를 들어 산화 실리콘 또는 질화 실리콘으로 이루어져야 한다. 제 1마스크를 제거함으로써 상기 절연층내에 트렌치 형태의 또는 포트 형태의 홀(hole)이 형성되는데, 상기 홀의 측벽은 제 1절연층에 의해 형성되고, 상기 홀의 바닥은 제 1도전층에 의해 형성된다.
제 2도전층은 적어도 상기 홀의 측벽상에 제공되는데, 예를 들어 전표면적 위에 증착되고 에칭된다. 상기 제 2도전층은 홀을 채우지 않고 바람직하게는 제 1도전층과 동일한 재료로 이루어진다.
홀이 트렌치 형태로 형성되는 경우에는, 인접한 플로우팅 게이트를 제 2방향으로 서로 분리하기 위해서 제 2마스크를 이용하여 제 1도전층 및 제 2도전층을 에칭해야 한다. 상기 에칭 공정은 상기 도전층들이 채널 영역을 확실하게 커버하도록 이루어지는 것이 바람직하며, 그렇지 않은 경우에는 노출된 채널 영역이 적합한 방식으로 절연되어야 한다. 제 1도전층 및 홀이 제조될 플로우팅 게이트의 치수를 이미 갖는 경우에는, 제 2마스크 및 에칭 공정이 필요 없다. 상기 경우에는 홀의 모든 면이 제 1절연층에 의해 감싸져 있기 때문에, 콘트롤 게이트는 다만 유전체에의해서만 분리되는 방식으로 채널 영역 위에서 진행할 수 없게 된다. 따라서 플로우팅 게이트의 크기는 F x F일 수 있다.
상기 방식에 의해 U형 또는 포트형의 횡단면을 갖는 플로우팅 게이트가 형성된다. 빗형태의 횡단면을 갖는 플로우팅 게이트가 형성되어야 한다면, 절연 스페이서 및 도전 스페이서가 교대로 홀벽에 형성되고, 절연 스페이서는 재차 제거된다.
내벽은 예를 들어 ONO-층이 전표면적 위에 제공됨으로써 유전체로 커버된다. 마지막으로, 남겨진 홀을 콘트롤 게이트를 형성하는 제 3도전층으로 채운다. 제 1절연층내에 있는 제 2방향으로 인접한 절연 영역 위로 진행되는 트렌치내에 있는 U형 플로우팅 게이트에서는 콘트롤 게이트가 완전히 상기 트렌치 내부에서 진행된다. 포트형 플로우팅 게이트에서는 콘트롤 게이트의 일부가 홀내로 연장되기 때문에, 인접한 플로우팅 게이트들은 상기 플로우팅 게이트의 에지 위로 진행되는 콘트롤 게이트의 부분에 의해 서로 결합된다. 콘트롤 게이트의 상기 두부분은 동시에 또는 별도로 상이한 재료로 제조될 수 있다.
도핑 영역인 소스 및 드레인은 프로세스를 시작할 때 제조될 수 있거나 또는 제 1도전층의 에칭 후에 제조될 수 있다. 이를 위해서는, 제 1마스크 및 제 1도전층의 측벽에 바람직하게는 제 1절연층과 동일한 재료로 이루어진 스페이서가 만들어진 다음에 상기 영역들이 이온 주입된다. 상기 공정은 전술한 방법과 동일하게 진행된다.
제 3실시예에서는 반도체 구조물이 U형의 플로우팅 게이트를 포함하는데, 이경우에는 측벽이 제 2방향으로 마주 보고 있는 플로우팅 게이트의 에지에서 위로 접혀진다. 그렇게 되면 플로우팅 게이트에 의해 형성된 트렌치는 제 1방향으로 진행되고, 제 2방향으로 진행되는 콘트롤 게이트는 플로우팅 게이트의 측벽을 지나서 루팅되어야 한다. 플로우팅 게이트를 제조할 때 바람직하게는, 제일 먼저 제 1도전층이 제 1마스크에 의해 제 1방향으로 활성 영역 위로 진행되는 트랙(track)을 형성하도록 패턴되며, 이 경우 절연 영역은 대체로 노출된다. 측벽의 형성은 전술한 방법과 동일하게 이루어진다. 제 3도전층은 전표면적으로 제공되어 다른 하나의 마스크에 의해 제 2방향으로 진행되는 콘트롤 게이트를 형성하도록 패턴된다. 상기와 같은 마스크를 사용하는 경우에는 하부에 배치된 유전체 및 제 1도전층이 에칭됨으로써, 도핑될 소스 영역 및 드레인 영역이 활성 영역내에서 노출된다. 상기 방식으로 형성된 구조물의 측벽에 절연 스페이서를 만든 후에는 소스 및 드레인이 이온 주입된다.
상기 실시예에서 플로우팅 게이트는 정렬 에러를 고려하여 제 1방향 및 제 2방향으로 각각 치수(F)를 가질 수 있다. 제 1마스크가 제 2방향으로 변위된 경우에는, 플로우팅 게이트가 한 측면상에서는 절연 영역을 오버래핑하고, 다른 측면상에서는 채널 영역을 완전히 커버하지는 않는다. 그러나, 노출된 상기 채널 영역은 - 제 2실시예에서와 마찬가지로 - 나중에 제 1절연층에 의해 커버되기 때문에, 셀의 절연 기능은 손상되지 않는다. 콘트롤 게이트를 규정하기 위한 마스크의 변위도 마찬가지로 비임계적인데, 그 이유는 상기 마스크에 의해서 플로우팅 게이트 및 콘트롤 게이트뿐만 아니라 소스 및 드레인이 동시에 규정되기 때문이다.
본 발명에 따른 셀에서 커플링 커패시턴스는 셀의 베이스를 변동시킬 필요 없이 측벽의 높이에 의해서 정확하게 세팅될 수 있다. 사용되는 베이스는 EEPROM-셀에 한정되는데, 그 이유는 도핑 영역이 오버래핑될 수 없기 때문이다. 또한, 플로우팅 게이트의 치수가 트랜지스터 특성 및 커패시터 특성에 영향을 미친다는 사실도 고려해야만 한다. 본 발명에 따른 셀은 상기 경계 조건들을 고려하여 높은 집적 밀도를 가능하게 한다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에 자세히 설명된다.
도 1을 참조하면, 반도체 기판(1)의 평면도는 소스(2), 드레인(3) 및 그 사이에 배치된 채널 영역(12)으로 규정된 EEPROM-셀의 활성 영역을 보여주며, 상기 영역은 절연 영역(11)으로 감싸져 있다. 소스와 드레인 사이의 연결 라인은 제 1방향을 규정한다. 채널 영역은 상기 제 1방향으로 마주 보고 있는 측면이 위쪽으로 접힌 플로우팅 게이트(5)에 의해 오버랩 됨으로써, 상기 게이트가 위로 연장되는 측벽(8)을 포함하게 된다. 상기 배열 위로 스트립형 콘트롤 게이트(10)가 제 1방향에 대해 교차하여 뻗으며, 상기 콘트롤 게이트는 플로우팅 게이트(5, 8)상에 절연 방식으로 제공된다. 상기 콘트롤 게이트(10)로 규정된 제 2방향은 특히 제 1방향에 대해 수직이다. 상기 셀에서 가능한 정렬 에러들은 플로우팅 게이트(5, 8)가 제 2방향으로 5/3 F의 치수를 가진다는 사실로 인해 고려된다. 그러면, 최대로 가정될 수 있는 1/3 F의 정렬 불량시에도 콘트롤 게이트(10)가 유전체에 의해 분리되어 활성 영역 상에 배치되지 않으면서 플로우팅 게이트상에 배치될 수 있다. 상기 평면도는 활성 영역, 절연 영역 및 플로우팅 게이트와 콘트롤 게이트의 위치만을 명확히 하고자 하기 때문에, 도면에는 단지 상기 엘리먼트들만이 도시되었다.
도 2를 참조하면, 제 2실시예에 따른 셀은 포트형 플로우팅 게이트를 포함하며, 상기 플로우팅 게이트의 모든 측면에서는 측벽(8)이 위로 접혀있다. 제 2방향으로의 플로우팅 게이트의 크기는 F일 수 있는데, 그 이유는 - 활성 영역에 대한 변위시에도 - 콘트롤 게이트가 포트형 내부의 외부에서 제 1절연층 상에 배치되기 때문이다(도 9 참조).
도 3을 참조하면, 제 1 및 제 2실시예에 따른 제조 방법은 그것의 표면에 절연 영역(11) 및 얇은 게이트-절연체 또는 터널 절연체(4)를 갖는 실리콘-반도체 기판(1)으로부터 출발한다. 약 200nm 두께의 폴리실리콘이 제 1도전층(5)으로서 전표면적 위에 제공된 다음에, 질화물로 이루어진 하드 마스크(6)가 제 1마스크로서 형성된다. 커플링 커패시턴스는 상기 제 1마스크의 층두께에 의해 설정된다. 제 1실시예에서 상기 제 1마스크(6)는 제 2방향으로 상기 활성 영역 위에서 횡으로 뻗는 폭이 F인 스트립을 포함하며, 상기 스트립은 도 1의 콘트롤 게이트(10)와 동일하게 진행된다. 제 2실시예에서 상기 제 1마스크는 채널 영역상에 정렬된 하나의 섬(island)을 포함하는데, 상기 섬은 도 2의 플로우팅 게이트(5)와 위치가 동일하고, 바람직하게는 크기가 F x F이다. 폴리실리콘층(5)은 상기 제 1마스크에 의해 에칭된다.
도 4을 참조하면, 도핑 영역이 적합한 이온 주입에 의해 활성 영역내에서 소스(2) 및 드레인(3)을 형성하도록 하기 위해, 제 1도전층(5) 및 제 1마스크(6)의 측벽에는 공지된 방식으로 절연 스페이서(7')가 형성될 수 있다. 소스와 드레인사이에 있는 기판 영역은 채널 영역(12)이다. 상기 스페이서(7')는 제 1마스크(6)와 다른 재료, 예컨대 산화물로 이루어진다.
도 5을 참조하면, 바람직하게는 스페이서(7')와 동일한 재료로 이루어지고 제 1마스크(6)와는 다른 재료로 이루어져야만 되는 제 1절연층(7)이 전표면적 위에 제공된다. 상기 제 1절연층(7), 예를 들어 Teos-층이 평탄화됨으로써, 제 1마스크(6)의 표면이 노출된다. 상기 공정을 위해서는 공지된 평탄화 방법, 예를 들어 화학적 기계적 연마 방법(CMP)이 사용된다.
도 6을 참조하면, 제 1마스크(6)가 제 1절연층(7) 및 스페이서(7')에 대한 선택적인 에칭 프로세스에 의해 제거됨으로써, 제 1절연층에 하나의 홀이 형성되는데, 상기 홀은 제 1실시예에서는 트렌치 형태이고 제 2실시예에서는 포트 형태이다. 다음 도면들에서는 스페이서(7')가 더 이상 제 1절연층으로부터 분리되어 도시되지 않는다. 폴리실리콘이 약 50nm의 두께로 제 2도전층(8)으로서 전표면적 위에 제공됨으로써, 상기 홀의 측벽 및 바닥이 커버된다. 그 다음에 제 2도전층이 이방성으로 에칭됨으로써, 홀의 측벽에 도전 스페이서(8)가 남겨지는데, 상기 스페이서는 제 1도전층(5)과 연결되어 있다. 제 1실시예에서는 제 1방향으로 스트립으로서 뻗은 U형의 플로우팅 게이트(5, 8)가 형성됨으로써, 예를 들어 인접한 셀의 플로우팅 게이트가 제 1방향에서 서로 연결된다. 제 2실시예에서는 포트 형태의 플로우팅 게이트(5, 8)가 형성되는데, 상기 게이트는 Teos에 의해 가로 방향으로 둘레가 절연된다. 도 6a는 제 1실시예의 플로우팅 게이트(5) 에지에서 도전 스페이서(8)를 제 2방향을 따라 절단한 횡단면도이다. 인접한 플로우팅 게이트를 필수적으로 분리하기 위해서, 플로우팅 게이트의 제 2방향으로의 크기를 규정하는 제 2마스크(14)가 표면상에 제공된다. 상기 제 2마스크는 바람직하게는 제 1방향으로 진행되고 폭이 5/3F인 스트립을 포함한다. 상기 제 2마스크(14)에 의해 제 2도전층(8) 및 제 1도전층(5)이 에칭됨으로써, 절연된 플로우팅 게이트(5, 8)가 형성된다. 제 2방향으로 상기 플로우팅 게이트에는 제 1절연층(7)내에 있는 트렌치가 연결되는데, 상기 트렌치는 수직으로 절연 영역(11) 또는 게이트 유전체(4)까지 이른다.
도 7을 참조하면, 2개의 실시예에서는 유전체(9)로서 하나의 ONO-층이 제공된다. 그 다음에 폴리실리콘이 제 3도전층(10)으로서 증착됨으로써, 홀이 완전히 채워진다.
도 8을 참조하면, 제 1실시예에서 제 3도전층(10)이 전표면적으로 에칭됨으로써, 상기 도전층이 트렌치내에, 즉 플로우팅 게이트(5, 8) 내부 또는 제 1절연층(7) 내부에 남겨진다. 콘트롤 게이트(10)는 원래 제 1마스크에 의해 규정된 트렌치내에서 진행되고, 제 2방향으로 인접한 셀들을 연결시킨다.
도 9을 참조하면, 제 2실시예에서 제 3도전층(10)은 제 1절연층 상부에서 제 2방향으로 진행되는 스트립으로 패턴되어야 하는데, 그 이유는 콘트롤 게이트가 투영면 앞에 및 뒤에 배치된 플로우팅 게이트의 측벽을 지나서 가이드되어야 하기 때문이다. 제일 먼저 상기 포트형 홀을 도 8에서와 같이 제 3도전층으로 채우고, 경우에 따라서는 평탄화한 다음에 다른 하나의 도전층(10')을 증착하여 상기 도전층을 인접한 셀을 서로 결합시키는 관통 도전 스트립을 형성하도록 패턴되는 것도 가능하다. 상기 다른 도전층 및/또는 제 3도전층은 폴리실리콘, 텅스텐, WSi 또는 TiN으로 이루어질 수 있다.
도 10을 참조하면, 제 3실시예에서 플로우팅 게이트는 U형이며, 이 경우 측벽(8)은 제 2방향으로 서로 마주보고 있는 측면에서 위로 뻗는다.
도 11a, b를 참조하면, 상기 제조 공정은 그 표면에 절연 영역(11) 및 게이트 유전체(4)를 갖는 실리콘 기판으로부터 출발된다. 폴리실리콘으로 이루어진 제 1도전층(5) 및 예를 들어 산화 실리콘으로 이루어진 제 1마스크(6)가 제공된다. 상기 제 1마스크는 바람직하게는, 폭이 F이고 제 1방향으로 뻗으며 활성 영역 위로 진행되는 스트립을 포함한다. 제 1마스크(6)에 의해 폴리실리콘(5)이 에칭된다. 정렬 에러에 의해서는 도 11b에서와 같이 층구조물(5, 6)이 측면으로 벗어날 수 있다. 즉, 절연 영역(11)이 약간 오버랩되어 채널 영역(12)이 부분적으로 노출된다. 노출되는 상기 부분은 다음 단계에서 제 1절연층(7)으로 커버되기 때문에 손상되지 않는다.
도 12를 참조하면, 질화 실리콘이 제 1절연층(7)으로서 전표면적 위에 제공되어 상기 제 1마스크(6)의 표면이 노출될 때까지 예를 들어 CMP에 의해 평탄화된다. 그 다음에 상기 질화물층이 절연 영역(11)을 커버하고, 제 1마스크(6)가 활성 영역에 대해서 정렬 불량시에는 채널 영역(12)의 에지 영역도 커버한다.
도 13을 참조하면, 산화물(6)이 주변을 감싸고 있는 질화물(7)에 대해 선택적으로 에칭됨으로써, 측벽은 질화물(7)로 형성되고 바닥은 폴리실리콘(5)으로 형성된 제 1방향으로 진행되는 트렌치가 형성된다. 그 다음에 폴리실리콘이 제 2 도전층(8)으로서 전표면적 위에 제공된다.
도 14를 참조하면, 폴리실리콘을 전표면적으로 에칭한 후에는 트렌치의 측벽이 에칭 시간 동안 미리 제공된 높이까지 폴리실리콘 스페이서(8)로 커버된다. 바닥은 제 1도전층(5)의 폴리실리콘에 의해 커버된다. 그 다음에 ONO-층이 유전체(9)로서 전표면적 위에 제공되고, 폴리실리콘이 제 3도전층(10)으로서 제공됨으로써 트렌치가 채워진다. 상기 폴리실리콘(10)은 CMP로 처리될 수 있지만, 이 경우에는 폴리실리콘이 제 1절연층(7) 위에서 도체 스트립으로서 충분한 두께로, 예컨대 200nm의 두께로 남아 있다. 대안적으로는, 트렌치 표면 위에 배치된 전체 폴리실리콘(10)이 제거된 다음에 다른 하나의 도전층이 제공될 수도 있다.
도 15를 참조하면, 그 다음에 다른 하나의 마스크(15)에 의해 제 3도전층(10), 유전체(9) 및 제 1도전층(5)이 에칭된다. 상기 마스크는 콘트롤 게이트의 치수 및 위치를 규정하고, 스트립 형태로 제 2방향으로 진행된다. 동시에, 제 1방향에서의 플로우팅 게이트의 치수는 고정된다. 스트립의 폭은 바람직하게는 F이다. 상기 플로우팅 게이트는 정확히 2개 마스크(6, 15)의 교차 영역에서 형성되고, 그럼으로써 채널 영역(12)도 정해진다. 다른 마스크(15)의 정렬 불량은 비임계적인데, 그 이유는 소스 및 드레인이 그 다음에 비로소 상기 마스크의 사용하에 이온 주입되기 때문이다.
도 16을 참조하면, 형성된 콘트롤 게이트의 측벽에 공지된 방식으로 절연 스페이서(16)가 형성된 후에 소스 및 드레인(2, 3)이 이온 주입된다.
3가지 모든 실시예에서 셀은 공지된 방식으로 완성되는데, 특히 콘트롤 게이트의 절연에 의해서 그리고 소스 및 드레인의 연결 금속화(metalization)에 의해서 완성된다.
본 발명에 따른 방법에 의해, 플로우팅 게이트와 콘트롤 게이트 사이의 커플링 커패시턴스를 감소시키지 않으면서도 공간을 적게 차지하는 반도체 구조물을 제공할 수 있게 되었다.
Claims (19)
- 채널 영역(12)에 의해 반도체 기판내에서 서로 분리된, 제 1도전형의 반도체 기판(1)내에 있는 제 2도전형의 제 1도핑 영역(2) 및 제 2도핑 영역(3)을 포함하고, 상기 도핑 영역(2, 3) 사이의 구조적인 연결 라인은 제 1방향을 규정하며,상기 제 1도핑 영역 및 제 2도핑 영역 그리고 채널 영역을 측면으로 감싸는 절연 영역(11)을 포함하고,상기 채널 영역(12)의 표면상에 절연 방식으로 배치된 플로우팅 게이트(5, 8)를 포함하며,상기 채널 영역으로부터 떨어진 플로우팅 게이트의 측면상에 배치되고, 유전체(9)에 의해 플로우팅 게이트로부터 절연되며, 제 2방향으로 진행되는 콘트롤 게이트(10)를 포함하는 반도체 구조물로서,상기 유전체(9)에 접하는 플로우팅 게이트(5, 8) 및 콘트롤 게이트(10)의 표면은 상기 채널 영역의 표면에 대해 대체로 수직으로 진행되는 섹션을 포함하고, 상기 플로우팅 게이트는 U형으로 형성되며, 제 2 방향으로 서로 마주보고 있는 플로우팅 게이트의 측벽은 위로 연장되는 것을 특징으로 하는 반도체 구조물.
- 제 1항에 있어서,상기 유전체(9)는 콘트롤 게이트(10)의 측벽의 적어도 일부분을 커버하고, 플로우팅 게이트(5, 8)는 측벽의 상기 섹션을 따라 연장되는 것을 특징으로 하는반도체 구조물.
- 제 2항에 있어서,상기 플로우팅 게이트(5, 8)는 U형으로 형성되고, 콘트롤 게이트(10)는 상기 U형 플로우팅 게이트의 내부에 배치되는 것을 특징으로 하는 반도체 구조물.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 플로우팅 게이트는 정렬 허용 오차를 고려하여 단지 채널 영역(12)만을 안전하게 커버하는 것을 특징으로 하는 반도체 구조물.
- 제 1항, 2항 또는 제 3항에 있어서,상기 절연 영역(11) 위에서의 콘트롤 게이트(10)의 수직 크기는 채널 영역(12) 위에서의 플로우팅 게이트(5, 8)와 콘트롤 게이트(10)의 수직 크기와 동일한 것을 특징으로 하는 반도체 구조물.
- 제 1항 또는 제 2항에 있어서,상기 플로우팅 게이트(5, 8)는 포트형으로 형성되고, 콘트롤 게이트(10)는 적어도 부분적으로 상기 포트형 플로우팅 게이트 내부에 배치되는 것을 특징으로 하는 반도체 구조물.
- 제 1항 또는 제 2항에 있어서,콘트롤 게이트(10)는 적어도 부분적으로 상기 U형 플로우팅 게이트 내부에 배치되는 것을 특징으로 하는 반도체 구조물.
- 제 1항 또는 제 2항에 있어서,상기 플로우팅 게이트의 제 1방향 및 제 2방향으로의 크기는 각각 최소로 제조 가능한 구조물 정밀도(F)와 동일한 것을 특징으로 하는 반도체 구조물.
- 반도체 구조물을 제조하기 위한 방법으로서,(a) 제 1도전층(5)을 절연된 기판 표면상에 제공하여 제 1마스크(6)에 의해 패턴하고,(b) 제 1절연층(7)을 제공하며,(c) 상기 제 1마스크의 표면을 노출시켜 제 1마스크(6)를 제거함으로써, 제 1도전층(5)의 표면을 노출시키는 홀을 제 1절연층(7)내에 형성하고,(d) 제 2도전층을 홀내에 있는 노출 표면상에 제공하며,상기 제 2 도전층은 상기 플로우팅 게이트의 수직 부분으로서 제공되는 측벽 스페이서(8)를 형성하기 위하여 에칭되며,유전체(9)를 도전 표면상에 제공하고,콘트롤 게이트(10)를 제조하기 위해서 홀을 채우는 제 3도전층을 상기 유전체(9)상에 제공하며, 제 3도전층 또는 다른 하나의 도전층(10')으로부터 상기 콘트롤 게이트를 형성하는, 제 2방향으로 진행되는 트랙이 제조되는, 반도체 구조물 제조 방법.
- 제 9항에 있어서,상기 단계 (a)에서 제 1도전층(5)은 제 1마스크(6)에 의해 제 2방향으로 채널 영역 위로 진행되는 트랙을 형성하도록 패턴되고, 단계 (d)에서 제 2도전층 및 그 아래에 배치된 제 1도전층은 상기 채널 영역을 안전하게 커버하는 제 2마스크에 의해 에칭되는 것을 특징으로 하는 제조 방법.
- 제 9항에 있어서,제 1도전층(5)을 패턴한 후에 제 1마스크 및 제 1도전층의 측면에서 절연 스페이서(7')가 형성되고, 도핑 영역(2, 3)의 도핑이 이루어지는 것을 특징으로 하는 제조 방법.
- 제 10항에 있어서,제 1도전층(5)을 패턴한 후에 제 1마스크 및 제 1도전층의 측면에서 절연 스페이서(7')가 형성되고, 도핑 영역(2, 3)의 도핑이 이루어지는 것을 특징으로 하는 제조 방법.
- 제 9항에 있어서,단계 (a)에서 제 1도전층(5)이 제 1마스크에 의해 제 1방향으로 활성 영역 위로 진행되는 트랙을 형성하도록 패턴되고, 콘트롤 게이트를 제조하기 위해 제조될 콘트롤 게이트에 대응하는 다른 하나의 마스크(15)에 의해 제 3도전층(10), 유전체(9) 및 제 1도전층(5)이 에칭되는 것을 특징으로 하는 제조 방법.
- 제 9항, 10항, 11항 12항 또는 제 13항에 있어서,상기 콘트롤 게이트의 부분으로서 인접하는 셀들을 서로 결합시키는 다른 하나의 도전층(10')이 제 3도전층(10)상에 제조되는 것을 특징으로 하는 제조 방법.
- 제 9항, 10항, 11항 12항 또는 제 13항에 있어서,상기 제 1마스크(6)가 질화 실리콘으로 형성되고, 제 1절연층(7)은 산화 실리콘으로 형성되거나, 또는 제 1마스크가 산화 실리콘으로 형성되고, 제 1절연층은 질화 실리콘으로 형성되는 것을 특징으로 하는 제조 방법.
- 제 9항, 10항, 11항 12항 또는 제 13항에 있어서,상기 제 1마스크(6)의 표면은 평탄화 방법으로 노출되는 것을 특징으로 하는 제조 방법.
- 제 9항, 10항, 11항 12항 또는 제 13항에 있어서,상기 제 1도전층(5) 및 제 2도전층(8)은 동일한 재료로 이루어지는 것을 특징으로 하는 제조 방법.
- 제 9항, 10항, 11항 12항 또는 제 13항에 있어서,상기 제 3도전층(10)은 폴리실리콘, WSi, TiN 또는 텅스텐으로 이루어지는 것을 특징으로 하는 제조 방법.
- 제 9항, 10항, 11항 12항 또는 제 13항에 있어서,플로우팅 게이트(5, 8)와 콘트롤 게이트(10) 사이의 커플링 커패시턴스는 제 1마스크(6)의 층두께에 의해 설정되는 것을 특징으로 하는 제조 방법.
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Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3971873B2 (ja) * | 1999-09-10 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| US6544844B2 (en) | 1999-10-08 | 2003-04-08 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
| US6413818B1 (en) * | 1999-10-08 | 2002-07-02 | Macronix International Co., Ltd. | Method for forming a contoured floating gate cell |
| JP2001351993A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体記憶装置及びその製造方法 |
| FR2810161B1 (fr) * | 2000-06-09 | 2005-03-11 | Commissariat Energie Atomique | Memoire electronique a architecture damascene et procede de realisation d'une telle memoire |
| KR100480806B1 (ko) * | 2000-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 플래시 메모리 및 그의 제조 방법 |
| DE10200678B4 (de) | 2002-01-10 | 2006-05-11 | Infineon Technologies Ag | Verfahren zum Bearbeiten eines Substrats zum Ausbilden einer Struktur |
| US7411246B2 (en) * | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| US6952034B2 (en) * | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| KR100628419B1 (ko) * | 2003-02-26 | 2006-09-28 | 가부시끼가이샤 도시바 | 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 |
| JP3927156B2 (ja) | 2003-02-26 | 2007-06-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6873006B2 (en) * | 2003-03-21 | 2005-03-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region |
| US6958273B2 (en) * | 2003-03-21 | 2005-10-25 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating gate memory cells with buried floating gate, pointed floating gate and pointed channel region, and a memory array made thereby |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| US5486714A (en) * | 1994-07-18 | 1996-01-23 | United Microelectronics Corporation | Trench EEPROM with tunnel oxide in trench |
| JPH08107155A (ja) * | 1994-07-30 | 1996-04-23 | Lg Semicon Co Ltd | 不揮発性半導体のメモリ素子及びその製造方法 |
| US5567635A (en) * | 1992-03-23 | 1996-10-22 | International Business Machines Corporation | Method of making a three dimensional trench EEPROM cell structure |
| KR970004034A (ko) * | 1995-06-20 | 1997-01-29 | 비휘발성 메모리 셀 및 그 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229860A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
| US4979004A (en) * | 1988-01-29 | 1990-12-18 | Texas Instruments Incorporated | Floating gate memory cell and device |
| JPH0334581A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5071782A (en) * | 1990-06-28 | 1991-12-10 | Texas Instruments Incorporated | Vertical memory cell array and method of fabrication |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5281548A (en) * | 1992-07-28 | 1994-01-25 | Micron Technology, Inc. | Plug-based floating gate memory |
| US5474947A (en) * | 1993-12-27 | 1995-12-12 | Motorola Inc. | Nonvolatile memory process |
| US5543339A (en) * | 1994-08-29 | 1996-08-06 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| US5726081A (en) * | 1995-10-18 | 1998-03-10 | United Microelectronics Corp. | Method of fabricating metal contact of ultra-large-scale integration metal-oxide semiconductor field effect transistor with silicon-on-insulator structure |
| US5658814A (en) * | 1996-07-09 | 1997-08-19 | Micron Technology, Inc. | Method of forming a line of high density floating gate transistors |
-
1997
- 1997-07-30 DE DE19732870A patent/DE19732870C2/de not_active Expired - Lifetime
-
1998
- 1998-07-16 TW TW087111610A patent/TW447122B/zh active
- 1998-07-17 EP EP98113536A patent/EP0903788A3/de not_active Withdrawn
- 1998-07-30 KR KR10-1998-0030776A patent/KR100417728B1/ko not_active IP Right Cessation
- 1998-07-30 US US09/126,174 patent/US6159796A/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567635A (en) * | 1992-03-23 | 1996-10-22 | International Business Machines Corporation | Method of making a three dimensional trench EEPROM cell structure |
| JPH06112503A (ja) * | 1992-09-25 | 1994-04-22 | Rohm Co Ltd | 半導体記憶装置およびその製法 |
| US5486714A (en) * | 1994-07-18 | 1996-01-23 | United Microelectronics Corporation | Trench EEPROM with tunnel oxide in trench |
| JPH08107155A (ja) * | 1994-07-30 | 1996-04-23 | Lg Semicon Co Ltd | 不揮発性半導体のメモリ素子及びその製造方法 |
| KR970004034A (ko) * | 1995-06-20 | 1997-01-29 | 비휘발성 메모리 셀 및 그 제조방법 |
Also Published As
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