KR20000034524A - 비휘발성 반도체 메모리소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 비휘발성 반도체 메모리 소자는 액티브 영역과 필드 영역으로 소자분리되어 있는 반도체 기판과, 상기 액티브 영역의 일부분에 순차적으로 형성된 터널 산화막 및 플로팅 게이트와, 상기 플로팅 게이트 사이의 필드 영역 및 액티브 영역에 형성되고 상기 플로팅 게이트 보다 높이가 낮게 형성된 물질막 패턴과, 상기 플로팅 게이트의 표면을 덮도록 형성된 층간 절연막과, 상기 층간 절연막 및 물질막 패턴 상에 상기 플로팅 게이트 사이를 매립하도록 형성된 컨트롤 게이트를 포함하여 이루어진다. 이로써, 플로팅 게이트가 소자분리되는 트렌치 산화막의 엣지부분과 오버랩되지 않아 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
최근 컴퓨터 카드나 카메라 등의 저장 소자로써 전기적으로 데이터의 소거와 저장이 가능하고 전원이 사라져도 데이터가 유지되는 비휘발성 반도체 메모리 소자, 예컨대 데이터의 일괄소거가 가능한 플래쉬 메모리 반도체 소자가 각광받고 있다. 이러한 비활발성 반도체 메모리 소자가 기억장치로 활용되기 위해서는 고집적화를 통한 고 용량화가 필수적인 요소가 된다. 여기서, 종래의 비휘발성 반도체 메모리 소자를 설명한다.
도 1은 종래 기술에 의한 비휘발성 반도체 메모리 소자의 셀 평면도이고, 도 2 및 도 3은 도 1의 비휘발성 반도체 메모리 소자의 셀 단면도이다.
구체적으로, 반도체 기판(1)이 액티브 영역(3)과 필드 영역(5)으로 구분되어 있다. 상기 필드 영역(5)은 소자분리막, 즉 로코스 소자분리법에 의해 형성되는 필드 산화막(7)이나 트렌치 소자분리법에 의해 형성되는 트렌치 산화막(9)이 형성된다. 그리고, 상기 액티브 영역에는 터널 산화막(11), 플로팅 게이트(13), 층간절연막(15) 및 컨트롤 게이트(17)를 포함하는 메모리 셀이 형성되어 있다.
그런데, 도 1 내지 도 3에 도시한 종래의 비휘발성 반도체 메모리 소자는 다음과 같은 단점이 있다.
첫째로, 플로팅 게이트(13)는 소자분리막, 즉 필드 산화막(7)이나 트렌치 산화막(9)의 엣지부분과 오버랩되어 터널 산화막(11)과 소자분리막의 경계에서 산화막 씨닝(thinning) 현상이 일어나기 쉽고, 소자분리막의 엣지부분에서 전계 증가로 터널 산화막(11)의 열화가 발생한다.
둘째로, 도 1의 평면도에서 보듯이 높은 용량(capacitance)을 확보하기 위해 소자분리막 상에서 플로팅 게이트와 플로팅 게이트 사이의 폭(a)을 최대한 좁게 해야하므로 사진식각공정이 어렵고 복잡해진다.
셋째로, 컨트롤 게이트(17)는 대개 20V의 고전압이 걸리는 관계로 소자분리막의 두께가 얇을 경우 기생 용량 증가로 소자 특성이 저하된다. 이를 해결하기 위해 소자 분리막의 두께를 두껍게 할 경우 로코스형 필드 산화막에서 버즈빅의 증가로 액티브 영역을 한정하기가 어렵워지며, 얇은 트렌치 산화막(9)에서는 종횡비, 즉 매립할 트렌치 영역의 폭과 깊이의 비 증가로 트렌치를 매몰하기가 매우 어려워지는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결할 수 있는 비휘발성 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 상기 비휘발성 반도체 메모리 소자를 적합하게 제조하는 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 비휘발성 반도체 메모리 소자의 셀 평면도이고, 도 2 및 도 3은 도 1의 비휘발성 반도체 메모리 소자의 셀 단면도이다.
도 4는 본 발명에 의한 비휘발성 반도체 메모리 소자의 셀의 평면도이다.
도 5는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 셀의 단면도이다.
도 6은 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.
도 7은 본 발명의 제3 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.
도 8은 본 발명의 제4 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.
도 9는 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.
도 10 내지 도 15는 도 5에 도시한 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 16 및 도 17은 도 9에 도시한 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 비휘발성 반도체 메모리 소자는 액티브 영역과 필드 영역으로 소자분리되어 있는 반도체 기판과, 상기 액티브 영역의 일부분에 순차적으로 형성된 터널 산화막 및 플로팅 게이트와, 상기 플로팅 게이트 사이의 필드 영역 및 액티브 영역에 형성되고 상기 플로팅 게이트 보다 높이가 낮게 형성된 물질막 패턴과, 상기 플로팅 게이트의 표면을 덮도록 형성된 층간 절연막과, 상기 층간 절연막 및 물질막 패턴 상에 상기 플로팅 게이트 사이를 매립하도록 형성된 컨트롤 게이트를 포함하여 이루어진다.
상기 필드 영역은 로코스 소자분리법에 의하여 형성된 필드 산화막 또는 트렌치 소자분리법에 의하여 형성된 트렌치 산화막으로 구성한다. 상기 플로팅 게이트의 양측벽에 상기 플로팅 게이트와 동일한 물질로 스페이서가 더 형성되어 있고, 상기 스페이서 상에는 층간 절연막이 더 형성되어 있을 수 있다. 상기 플로팅 게이트가 상기 필드 영역 상의 물질막 패턴 상에 더 형성되어 있을 수 있다. 상기 물질막 패턴은 마스크 산화막, 질화막 및 산화막으로 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 비휘발성 반도체 메모리 소자의 제조방법은 반도체 기판을 액티브 영역과 필드 영역으로 소자분리하는 단계와, 상기 액티브 영역 및 필드 영역이 구분된 반도체 기판에 물질막을 형성하는 단계와, 상기 물질막을 패터닝하여 상기 필드 영역 및 액티브 영역 상에 물질막 패턴을 형성하는 단계와, 상기 물질막 패턴이 형성된 반도체 기판의 전면에 플로팅 게이트용 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막을 식각하여 상기 물질막 패턴에 의하여 분리되는 플로팅 게이트를 형성하는 단계와, 상기 물질막 패턴을 식각하여 상기 플로팅 게이트 높이보다 높이를 낮게 하는 단계와, 상기 플로팅 게이트를 덮도록 층간 절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 물질막 패턴 사이를 매립하는 컨트롤 게이트용 제2 폴리실리콘막을 형성하는 단계를 포함한다.
상기 소자분리는 로코스 소자분리법 또는 트렌치 소자 분리법에 의하여 수행하며, 상기 플로팅 게이트를 형성하는 단계 후에 상기 플로팅 게이트의 양측벽에 상기 플로팅 게이트와 동일한 물질로 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 플로팅 게이트의 높이를 낮추는 단계 후에 상기 물질막 패턴 상에 폴리실리콘막을 더 형성할 수 있다. 상기 물질막은 마스크 산화막, 질화막 및 산화막으로 형성할 수 있다.
이상의 본 발명의 비휘발성 반도체 메모리 소자는 플로팅 게이트가 소자분리되는 트렌치 산화막의 엣지부분과 오버랩되지 않아 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명에 의한 비휘발성 반도체 메모리 소자의 셀의 평면도이다.
구체적으로, 반도체 기판이 액티브 영역(21)과 필드 영역(23)으로 구분되어 있다. 상기 액티브 영역(21)은 세로 방향으로 일정 간격을 두고 형성되며, 필드 영역(23)은 상기 액티브 영역(21)을 제외한 부분에 형성된다. 상기 필드 영역(23)은 소자분리막, 즉 로코스 소자분리법에 의해 형성되는 필드 산화막이나 트렌치 소자분리법에 의해 형성되는 트렌치 산화막이 형성된다. 그리고, 상기 액티브 영역에는 터널 산화막(도시 안됨) 및 플로팅 게이트(25)가 형성되며, 상기 플로팅 게이트(25) 및 필드 영역(23) 상에는 컨트롤 게이트(27)가 가로 방향으로 형성된다.
특히, 본 발명의 플로팅 게이트는 액티브 영역의 일부분에 형성된다. 즉, 본 발명의 플로팅 게이트는 상기 액티브 영역에서 "a"만큼 여유있게 형성된다. 이에 따라 본 발명의 플로팅 게이트(25)는 필드 영역(23)과 오버랩되지 않아 종래에 발생하는 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다. 그리고, 본 발명은 도 1에 도시한 종래와 레이아웃과는 다르게 상기 플로팅 게이트(25) 사이의 거리가 많이 이격되어 있어 사진식각공정이 쉬어진다. 또한, 본 발명의 비휘발성 반도체 메모리 소자는 필드 산화막이나 트렌치 산화막의 두께를 종래와는 적정 두께로 할 수 있어 버즈빅의 증가 문제, 트렌치 산화막의 종횡비로 인한 매몰 문제 등을 해결할 수 있다.
도 5는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 셀의 단면도이다.
구체적으로, 도 5의 제1 실시예에 의한 비휘발성 반도체 메모리 소자는 도 4의 평면도에 따른 단면도이다. 이를 자세히 살펴보면, 반도체 기판(20)은 액티브 영역(도 4의 21)과 필드 영역(도 4의 23)으로 소자분리되어 있다. 상기 액티브 영역 상에 터널 산화막(24) 및 플로팅 게이트(25)가 순차적으로 형성되어 있으며, 필드 영역에는 트렌치 산화막(22a)이 형성되어 있다. 상기 플로팅 게이트(25)는 폴리실리콘막으로 구성된다. 그리고, 상기 플로팅 게이트(25) 사이의 필드 영역 상에는 상기 플로팅 게이트 보다 높이가 낮게 물질막 패턴(31,33,35)이 형성되어 있다. 상기 물질막 패턴(31,33,35)은 마스크 산화막(31), 질화막(33) 및 산화막(35)으로 구성되어 있다. 상기 플로팅 게이트(25)의 표면에는 층간 절연막(26), 예컨대 ONO막이 형성되어 있으며, 상기 상기 층간 절연막(26) 및 물질막 패턴(31,33,35) 상에 상기 플로팅 게이트(25) 사이를 매립하도록 컨트롤 게이트(27)가 형성되어 있다. 상기 컨트롤 게이트(27)는 폴리실리콘막으로 구성된다.
특히, 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 플로팅 게이트는 도 4에서 설명한 바와 같이 트렌치 산화막에서 "a"만큼 이격되게 액티브 영역에 형성되어 트렌치 산화막(22a)의 엣지부분과 오버랩되지 않아 종래에 발생하는 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다. 그리고, 본 발명의 비휘발성 반도체 메모리 소자는 종래와 다르게 상기 플로팅 게이트(25) 사이의 거리가 많이 이격되어 있어 사진식각공정이 쉬우며, 트렌치 산화막(22a)의 두께를 적정 두께로 할 수 있어 트렌치 산화막(22a)의 종횡비로 인한 매몰 문제를 해결할 수 있다.
도 6은 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 6에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 6은 도 4에 따른 단면도로서, 도 5와 비교하여 소자분리막이 트렌치 산화막이 아닌 필드 산화막(22b)인 것을 제외하고는 동일하다. 즉, 도 6의 소자분리는 로코스 소자분리법에 의한 필드 산화막(22b)이다.
도 7은 본 발명의 제3 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 7에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 7의 비휘발성 반도체 메모리 소자는 도 5와 비교하여 볼 때 플로팅 게이트(25)의 양측벽에 상기 플로팅 게이트(25)와 동일한 폴리실리콘막으로 스페이서(37)를 형성하고, 상기 스페이서(37) 및 플로팅 게이트(25) 상에 층간 절연막(26)을 형성한 것을 제외하고는 동일하다. 즉, 제3 실시예에 의한 비휘발성 반도체 메모리 소자는 플로팅 게이트(25) 양측벽에 스페이서(37)를 형성함으로써 커패시터의 용량을 크게 할 수 있다.
도 8은 본 발명의 제4 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 8에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 8의 비휘발성 반도체 메모리 소자는 도 5와 비교하여 볼 때 플로팅 게이트(25)의 양측벽에 상기 플로팅 게이트(25)와 동일한 물질인 폴리실리콘막(39)이 더 형성되어 플로팅 게이트를 확장한 것을 제외하고는 동일하다. 즉, 제4 실시예에 의한 비휘발성 반도체 메모리 소자는 필드 영역쪽의 플로팅 게이트(25) 양측벽에 폴리실리콘막(39)을 형성함으로써 커패시터의 용량을 확대할 수 있다.
도 9는 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 9에서, 도 7와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 9의 비휘발성 반도체 메모리 소자는 도 7와 비교하여 볼 때 물질막 패턴(31,33,35)이 마스크 산화막(31) 하나로 되어 있으며, 100∼2000Å으로 두께가 두꺼운 것을 제외하고는 동일하다. 이에 따라, 도 9의 비휘발성 반도체 메모리 소자는 플로팅 게이트(25)의 측벽 하부가 질화막과 접촉되어 있지 않아 질화막으로 인한 누설전류 발생을 방지할 수 있다.
도 10 내지 도 15는 도 5에 도시한 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 10 내지 도 15에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
도 10 및 11을 참조하면, 반도체 기판(20)을 식각하여 트렌치(19)를 형성한 후, 상기 트렌치(19)에 산화물을 매몰하여 트렌치 산화막(22a)을 형성한다. 상기 트렌치 산화막(22a)이 형성된 반도체 기판(20)의 전면에 물질막(31a, 33a, 35a)을 형성한다. 상기 물질막(31a,33a,35a)은 반도체 기판(20)의 전면에 100∼300Å두께의 마스크 산화막(31a), 100∼500Å의 두께의 질화막(33a) 및 2000∼4000Å 두께의 산화막(35a)을 순차적으로 형성함으로써 마련한다.
도 12을 참조하면, 상기 산화막(35a)을 사진식각공정으로 패터닝하여 산화막 패턴(35)을 형성한다. 이때, 상기 질화막(33a)은 식각 저지막으로 이용된다. 다음에, 상기 산화막 패턴(35)을 마스크로 상기 질화막(33a) 및 마스크 산화막(31a)을 식각하여 질화막 패턴(33) 및 마스크막 패턴(31)을 형성한다. 이어서, 반도체 기판의 전면에 터널 산화막(24)을 50∼300Å의 두께로 증착한다. 결과적으로, 산화막 패턴(35), 질화막 패턴(33) 및 마스크막 패턴(31)으로 물질막 패턴이 완성된다.
도 13를 참조하면, 상기 물질막 패턴(35,33,31)이 형성된 결과물 전면에 플로팅 게이트용 제1 폴리실리콘막(25a)을 형성한다. 이때, 상기 물질막 패턴(35,33,31) 사이도 제1 폴리실리콘막(25a)으로 매립된다.
도 14을 참조하면, 상기 제1 폴리실리콘막(25a)을 식각하여 상기 물질막 패턴(35,33,31)에 의하여 구분되는 제1 폴리실리콘막 패턴, 즉 플로팅 게이트(25)를 형성한다.
도 15를 참조하면, 상기 플로팅 게이트(25) 사이의 물질막 패턴(35,33,31)을 일부 또는 전부 식각하여 상기 플로팅 게이트(25)의 양측벽을 노출시킨다. 즉, 물질막 패턴(35,33,31)의 높이가 상기 플로팅 게이트(25)보다 낮게 형성된다. 이렇게 플로팅 게이트(25)의 양측벽을 노출되어 물질막 패턴(35,33,31)의 높이가 낮아지게 되면 커패시터의 용량을 증가시킬 수 있다. 여기서, 상기 노출시키는 플로팅 게이트(25)의 두께를 1500Å이상으로 하면 종래의 커패시터 용량을 확보할 수 있으며, 노출시키는 플로팅 게이트(25)의 두께를 더 크게 하면 충분한 용량을 얻을 수 있다. 다음에, 상기 양측벽이 노출된 플로팅 게이트를 덮도록 층간절연막(26), 예컨대 ONO막을 형성 한다. 이어서, 도 5에 도시한 바와 같이 상기 층간 절연막(26)이 형성된 반도체 기판(20)의 전면에 제2 폴리실리콘막을 형성하여 컨트롤 게이트(27)를 형성한다.
도 16 및 도 17은 도 9에 도시한 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다. 도 16 및 도17에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 10 내지 도 14도에 도시한 바와 같이 반도체 기판(20) 상에 플로팅 게이트(25) 및 이를 분리하는 물질막 패턴(31,33,35)을 형성한다. 다음에, 도 16에 도시한 바와 같이 상기 물질막 패턴중 산화막(35) 및 질화막(33)을 제거한다. 이후에, 도 17에 도시한 바와 같이 플로팅 게이트(25)가 형성된 기판의 전면에 폴리실리콘막을 형성한 후 식각하여 스페이서(41)을 형성한다. 다음에, 도 9에 도시한 바와 같이 상기 스페이서(41)이 형성된 결과물 전면에 층간 절연막(26) 및 컨트롤 게이트(27)을 형성하여 메모리 셀을 완성한다. 이에 따라, 플로팅 게이트(25)의 측벽 하부가 질화막과 접촉되어 있지 않아 질화막으로 인한 누설전류 발생을 방지할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명에 의한 비휘발성 반도체 메모리 소자의 플로팅 게이트는 액티브 영역에 형성되어 트렌치 산화막의 엣지부분과 오버랩되지 않아 종래에 발생하는 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다. 그리고, 본 발명의 비휘발성 반도체 메모리 소자는 종래와 다르게 상기 플로팅 게이트 사이의 거리가 많이 이격되어 있어 사진식각공정이 쉬우며, 트렌치 산화막의 두께를 종래와 다르게 적정 두께로 할 수 있어 트렌치 산화막의 종횡비로 인한 매몰 문제를 해결할 수 있다.
Claims (10)
- 액티브 영역과 필드 영역으로 소자분리되어 있는 반도체 기판;상기 액티브 영역의 일부분에 순차적으로 형성된 터널 산화막 및 플로팅 게이트;상기 플로팅 게이트 사이의 필드 영역 및 액티브 영역에 형성되고 상기 플로팅 게이트 보다 높이가 낮게 형성된 물질막 패턴;상기 플로팅 게이트의 표면을 덮도록 형성된 층간 절연막; 및상기 층간 절연막 및 물질막 패턴 상에 상기 플로팅 게이트 사이를 매립하도록 형성된 컨트롤 게이트를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
- 제1항에 있어서, 상기 필드 영역은 로코스 소자분리법에 의하여 형성된 필드 산화막 또는 트렌치 소자분리법에 의하여 형성된 트렌치 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
- 제1항에 있어서, 상기 플로팅 게이트의 양측벽에 상기 플로팅 게이트와 동일한 물질로 스페이서가 더 형성되어 있고, 상기 스페이서 상에는 층간 절연막이 더 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
- 제1항에 있어서, 상기 플로팅 게이트가 상기 필드 영역 상의 물질막 패턴 상에 더 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
- 제1항에 있어서, 상기 물질막 패턴은 마스크 산화막, 질화막 및 산화막으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
- 반도체 기판을 액티브 영역과 필드 영역으로 소자분리하는 단계;상기 액티브 영역 및 필드 영역이 구분된 반도체 기판에 물질막을 형성하는 단계;상기 물질막을 패터닝하여 상기 필드 영역 및 액티브 영역 상에 물질막 패턴을 형성하는 단계;상기 물질막 패턴이 형성된 반도체 기판의 전면에 플로팅 게이트용 제1 폴리실리콘막을 형성하는 단계;상기 제1 폴리실리콘막을 식각하여 상기 물질막 패턴에 의하여 분리되는 플로팅 게이트를 형성하는 단계;상기 물질막 패턴을 식각하여 상기 플로팅 게이트 높이보다 높이를 낮게 하는 단계;상기 플로팅 게이트를 덮도록 층간 절연막을 형성하는 단계; 및상기 층간절연막 상에 상기 물질막 패턴 사이를 매립하는 컨트롤 게이트용 제2 폴리실리콘막을 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제6항에 있어서, 상기 소자분리는 로코스 소자분리법 또는 트렌치 소자 분리법에 의하여 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제6항에 있어서, 상기 플로팅 게이트를 형성하는 단계 후에 상기 플로팅 게이트의 양측벽에 상기 플로팅 게이트와 동일한 물질로 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제6항에 있어서, 상기 플로팅 게이트의 높이를 낮추는 단계 후에 상기 물질막 패턴 상에 폴리실리콘막을 더 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
- 제6항에 있어서, 상기 물질막은 마스크 산화막, 질화막 및 산화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
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