CN110112132A - 分栅式存储器及其制作方法 - Google Patents
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Abstract
本发明公开了一种分栅式存储器及其制作方法，所述分栅式存储器包括：形成于衬底内的两个浮栅结构；形成于两个浮栅结构之间的衬底内的源线；分别形成于两个浮栅结构顶部表面上隔离结构，隔离结构与高于衬底表面的部分浮栅结构组成浮栅叠层结构；形成于两个浮栅叠层结构之间的衬底上的擦除栅结构；分别形成于远离擦除栅的一侧的浮栅叠层结构的侧壁上的字线；分别形成于字线的侧壁上的侧墙结构；以及形成于侧墙结构的远离浮栅结构的一侧衬底内的位线。本发明实现在不增加其所占用的器件的面积的同时，增加源线与浮栅结构的耦合面积，形成更高的耦合系数，这有助于提高编程的效率，也有助于降低擦除电压，提高所述分栅式存储器的工作效率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其是涉及一种分栅式存储器及其制作方法。
背景技术
随着半导体制造技术的发展，已经开发出了嵌入式闪存存储器。现有的嵌入式闪存存储器的器件结构原型包括以下三种类型：基于栅堆叠结构的单晶体管存储单元，采用存储管和选择管串联的存储单元，以及分栅式存储单元。
现有的分栅式存储单元(分栅式存储器)的浮栅为平面浮栅(floating gate,FG)结构，其一方面占用了大部分的闪存器件(闪存存储器)的平面面积，不利于降低器件的尺寸，增加了集成的难度；另一方面，位于所述平面浮栅侧壁处的字线(word line,WL)以及位于所述平面浮栅之间的擦除栅(erase gate，EG)的高度受到所述平面浮栅的高度的影响，不便于先进制程的集成。
发明内容
本发明的目的在于提供一种分栅式存储器及其制作方法，用以解决现有技术中的由于平面浮栅结构所占用的器件面积大，不利于降低器件的尺寸，增加了集成的难度；以及分栅式存储器的字线和擦除栅的高度受到所述平面浮栅的高度的限制，进一步增加了集成的难度的问题。
为了解决上述问题，本发明通过以下技术方案实现：
一种分栅式存储器，包括：形成于衬底内的两个浮栅结构；形成于两个所述浮栅结构之间的衬底中的源线；分别形成于两个所述浮栅结构顶部表面上隔离结构，所述隔离结构与高于衬底表面的部分浮栅结构组成浮栅叠层结构；形成于两个所述浮栅叠层结构之间的衬底上的擦除栅结构；分别形成于远离所述擦除栅的一侧的所述浮栅叠层结构的侧壁上的字线；分别形成于所述字线的侧壁上的侧墙结构；以及形成于所述侧墙结构的远离所述浮栅结构的一侧衬底内的位线。
进一步的，所述衬底包括至少两个存储单元区和至少一个浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离相邻的两个存储单元区；每个所述存储单元区用于形成所述分栅式存储器。
进一步的，还包括：隧穿氧化层，其形成于所述浮栅叠层结构的侧壁与擦除栅结构之间，以及擦除栅结构与衬底表面之间。
另一方面，一种分栅式存储器的制作方法，包括：提供一衬底，在所述衬底上形成第一掩膜薄膜；刻蚀所述第一掩膜薄膜，形成图案化的第一掩膜层，所述图案化的第一掩膜层定义了浮栅形成区和擦除栅形成区；以所述图案化的第一掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成浮栅沟槽；在所述浮栅沟槽内壁上形成浮栅介质层，并对所述浮栅形成区和所述浮栅沟槽中填充浮栅材料层；刻蚀所述浮栅材料层，使得所述浮栅材料层的顶部表面高于所述衬底的顶部表面，低于所述第一掩膜层的顶部表面；在所述浮栅材料层的顶表面上形成第二掩膜层；刻蚀去除位于所述擦除栅形成区处的第一掩膜层，暴露出部分所述衬底表面；对所述擦除栅形成区进行离子注入工艺，以在所述衬底内形成源线；在所述擦除栅形成区上依次形成隧穿氧化层和擦除栅材料层，所述隧穿氧化层覆盖暴露的所述半导衬底表面、所述浮栅材料层侧壁表面以及所述第二掩膜层侧壁表面，所述擦除栅材料层覆盖所述隧穿氧化层；去除所述第一掩膜层，暴露出所述衬底表面；在所述第二掩膜层和部分所述浮栅材料层的侧壁处形成第一侧墙结构；在所述衬底的全局表面上依次形成字线氧化层以及字线材料层；刻蚀所述字线材料层和所述字线氧化层，形成字线；在所述字线侧壁处形成第二侧墙结构，并对所述衬底进行离子注入工艺，形成位线。
进一步的，所述衬底内还包括浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离相邻的两个所述分栅式存储器；此时，在制作所述分栅式存储器时，刻蚀所述浮栅材料层，使得所述浮栅材料层的顶部表面低于所述浅沟槽隔离结构的顶部表面。
进一步的，所述在所述衬底中形成浮栅沟槽后，对所述浮栅沟槽进行离子注入工艺。
进一步的，在所述衬底上形成第一掩膜薄膜之前，在所述衬底上形成一缓冲氧化物层。
进一步的，形成所述浮栅沟槽，对所述第一掩膜层进行回刻蚀，暴露出部分衬底表面。
进一步的，所述浮栅沟槽的深度范围为500埃～2000埃。
进一步的，所述浮栅介质层、所述第二掩膜层、所述隧穿氧化层、所述第一侧墙结构、所述字线氧化层和所述第二侧墙结构的材料均可以为二氧化硅；所述浮栅材料层、所述擦除栅材料层和所述字线材料层的材料为多晶硅。
本发明与现有技术相比具有以下优点：
不同于现有技术中的平面浮栅的结构，本发明将浮栅结构形成于衬底内，即形成沟槽型浮栅结构，所述源线位于沟槽型浮栅结构之间的衬底中，在保证了源线对所述浮栅的耦合面积或耦合系数的同时，还缩小了浮栅结构在器件平面上所占用的面积，使得器件区(cell区)的面积可以进一步缩小，并且，该浮栅结构的高度可以调节，可以实现在不增加其所占用的器件的面积的同时，增加源线与浮栅结构的耦合面积，形成更高的耦合系数，这有助于提高编程的效率，也有助于降低擦除电压，提高所述分栅式存储器的工作效率，并且，字线与擦除栅的高度不受所述浮栅结构的高度的影响，便于先进制程的集成。
附图说明
图1为现有技术中的分栅式存储器的剖面结构示意图；
图2为本发明一实施例所述的分栅式存储器的制作方法流程图；
图3a～3n为本发明实施例中分栅式存储器的制造过程中各步骤对应的剖面结构示意图。
具体实施方式
承如背景技术所述，现有的现有的分栅式存储单元(分栅式存储器)的浮栅为平面浮栅结构，其存在以下缺陷：其一方面占用了大部分的闪存器件(闪存存储器)的平面面积，不利于降低器件的尺寸，增加了集成的难度；另一方面，位于所述平面浮栅侧壁处的字线以及位于所述平面浮栅之间的擦除栅的高度受到所述平面浮栅的高度的影响，不便于先进制程的集成。经研究发现，如图1所示，现有的分栅式存储器的结构，包括：衬底10；形成于所述衬底10上的隔离氧化层40；形成于所述隔离氧化层40上的两个浮栅结构80，每个所述浮栅结构80覆盖有绝缘层70，所述绝缘层70用于就隔离浮栅结构80、字线60和擦除栅90，形成于两个所述浮栅结构80之间的擦除栅90，形成于所述隔离氧化层40上且位于远离所述擦除栅90的所述浮栅结构80的一侧侧壁上的字线60，位于所述字线60侧壁的侧墙结构50，形成于所述擦除栅90以及部分所述浮栅结构80下方的衬底10内的源线20，以及形成于所述侧墙结构50一侧的衬底10内的位线30。可以理解的是，由于形成所述擦除栅，浮栅结构和字线不是在同一个工艺步骤下形成的，因此形成于所述所述擦除栅，浮栅结构和字线下方的氧化层厚度都是不同的，因此所述隔离氧化层40并不一定是通过一个沉积工艺形成的其可以包含通过不同的工艺步骤下形成的厚度不同的多个隔离氧化层，在本文中，为了使描述简洁方便，并且其不是本文研究的重点，因此采用简化方法描述。
如图1所示，为了增加所述源线20与浮栅结构80之间的耦合系数，需要增加源线20与浮栅结构80之间的耦合面积，即需要增加浮栅结构80的所占用的衬底10以及位于所述衬底10上的隔离氧化层40的面积，即增加了浮栅结构80所占用的器件的面积，导致了器件尺寸的增加，增加了集成的难度，并且如果浮栅结构高度若比较高，字线与擦除栅的高度也会随之较高，与先进制程中要求较小的层间介质的厚度冲突，不便于先进制程的集成；而浮栅结构的高度较小则不利于增大工艺窗口，存储在浮栅结构中的电子数目也受到浮栅结构厚度(高度)的影响。
基于上述研究，本实施例提供了一种分栅式存储器及其制作方法，本实施例将浮栅结构形成于衬底内，即形成沟槽型浮栅结构，所述源线位于沟槽型浮栅结构之间的衬底中，在保证了源线对所述浮栅的耦合面积或耦合系数的同时，还缩小了浮栅结构在器件平面上所占用的面积，使得器件区(cel l区，所述衬底可以划分为器件区和外围电路区，其中器件区用于形成存储器等器件结构)的面积可以进一步缩小，并且，该浮栅结构的高度可以调节，可以实现在不增加其所占用的器件的面积的同时，增加源线与浮栅结构的耦合面积，形成更高的耦合系数，这有助于提高编程的效率，也有助于降低擦除电压，提高所述分栅式存储器的工作效率，并且，字线与擦除栅的高度不受所述浮栅结构的高度的影响，便于先进制程的集成。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了清楚，不描述实际一实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际一实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个一实施例改变为另一个一实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明一实施例的目的。
如图2所示，本实施例一种分栅式存储器的制作方法，包括：
步骤S1、提供一衬底，在所述衬底上形成第一掩膜薄膜。
步骤S2、刻蚀所述第一掩膜薄膜，形成图案化的第一掩膜层，所述图案化的第一掩膜层定义了浮栅形成区和擦除栅形成区。
步骤S3、以所述图案化的第一掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成浮栅沟槽。
步骤S4、在所述浮栅沟槽内壁上形成浮栅介质层，并对所述浮栅形成区和所述浮栅沟槽中填充浮栅材料层。
步骤S5、刻蚀所述浮栅材料层，使得所述浮栅材料层的顶部表面高于所述衬底的顶部表面，低于所述第一掩膜层的顶部表面。
步骤S6、在所述浮栅材料层的顶表面上形成第二掩膜层。
步骤S7、刻蚀去除位于所述擦除栅形成区处的第一掩膜层，暴露出部分所述衬底表面。
步骤S8、对所述擦除栅形成区进行离子注入工艺，以在所述衬底内形成源线。
步骤S9、在所述擦除栅形成区上依次形成隧穿氧化层和擦除栅材料层，所述隧穿氧化层覆盖暴露的所述半导衬底表面、所述浮栅材料层侧壁表面以及所述第二掩膜层侧壁表面，所述擦除栅材料层覆盖所述隧穿氧化层。
步骤S10、去除所述第一掩膜层，暴露出所述衬底表面。
步骤S11、在所述第二掩膜层和部分所述浮栅材料层的侧壁处形成第一侧墙结构。
步骤S12、在所述衬底的全局表面上依次形成字线氧化层以及字线材料层。
步骤S13、刻蚀所述字线材料层和所述字线氧化层，形成字线。
步骤S14、在所述字线侧壁处形成第二侧墙结构，并对所述衬底进行离子注入工艺，形成位线。
其中，根据步骤S3～步骤S5将用于形成浮栅结构的浮栅沟槽形成于所述衬底中，在衬底中填充浮栅材料层，形成浮栅结构，在本实施例中，所述浮栅沟槽个数为偶数个，所述源线形成于衬底内，位于相邻的两个浮栅结构之间，源线与浮栅结构的耦合面，由向水平方向(平行于所述衬底表面的方向)延伸的平面变成向竖直方向(垂直于所述衬底表面的方向)延伸的曲面，当需要增加源线对浮栅结构的耦合系数时，只需要将用于形成浮栅结构的浮栅沟槽的深度进行增加，进而增加浮栅结构的深度，这样在浮栅结构之间注入离子形成源线时，增大了源线与浮栅结构之间的耦合面积，进而增加了源线对浮栅结构的耦合系数，并且，通过此方式来增加源线对浮栅结构的耦合系数时，其浮栅结构占用的水平方向上的器件面积并没有改变，可以实现在不增加其所占用的器件的面积的同时，增加源线与浮栅结构的耦合面积，形成更高的耦合系数，降低芯片集成难度的目的，这有助于提高编程的效率，也有助于降低擦除电压，提高所述分栅式存储器的工作效率。
具体请参阅图3a～图3n，其中示出了本发明实施例中分栅式存储器的制作方法各步骤对应的器件剖面结构示意图。
如图3a所示，提供一衬底100，在所述衬底100上形成第一掩膜薄膜300。
所述衬底100的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在其他实施例中，所述衬底100可以包括取决于存储器的设计要求的各种掺杂区域。所述衬底100中可以包括隔离结构(例如浅沟槽隔离，STI)以隔离各区域和/或在所述衬底100上形成的半导体器件。本实施例中的衬底是硅衬底，进一步的，其可以是未掺杂的或者轻度P型掺杂的硅衬底。
在本实施例中，在所述衬底100上形成所述第一掩膜薄膜300之前，先在所述衬底100上形成一缓冲氧化物层200，在本实施例中，第一掩膜薄膜300可以是氮化硅(SiN)、SiCN和SiON中的一种组成的单层结构，或是其中几种组成的叠层结构，但由于氮化硅材料的晶格与衬底100的晶格不匹配，为了让其更容易长在所述衬底100上采用缓冲氧化物200来进行缓冲，所述缓冲氧化物200的材料为二氧化硅。
如图3b所示，刻蚀所述第一掩膜薄膜300，形成图案化的第一掩膜层300’，所述图案化的第一掩膜层300’定义了浮栅形成区310和擦除栅形成区311。
具体的，在所述第一掩膜薄膜300表面上涂覆一层光刻胶(图3b中未示出)，并利用光刻工艺对其图形化，定义出所述浮栅形成区和擦除栅形成区再以所述图形化的光刻胶层为掩膜采用干法刻蚀工艺对所述第一掩膜薄膜300进行刻蚀，暴露出所述缓冲氧化层200的表面，将定义出所述浮栅形成区和擦除栅形成区的图形转移至所述第一掩膜薄膜300中，形成第一掩膜层300’，即在所述第一掩膜层300中形成的沟槽所在的区域即为所述浮栅形成区310，两个所述沟槽之间的第一掩膜层所在的区域即为擦除栅形成区311。
如图3c所示，以所述图案化的第一掩膜层300’为掩膜对所述衬底100进行刻蚀，在所述衬底100中形成浮栅沟槽400。
具体的，所述浮栅沟槽400的形成区域与所述第一掩膜层300’所定义的浮栅形成区310相对应，且在对所述衬底100进行刻蚀时，是先将此处所暴露的缓冲氧化层200先刻蚀掉的，进而实现对所述衬底100进行刻蚀。
所述浮栅沟槽400的深度符合预设值时即可停止对所述衬底100的刻蚀。在本实施例中，所述浮栅沟槽400的深度范围可以为500埃～2000埃。
形成所述浮栅沟槽400后，可选的，对所述浮栅沟槽400进行第一次离子注入工艺，以便在后续形成源线时，解决由于后续所述浮栅沟槽400形成浮栅结构后，难以进行将两个浮栅沟槽400之间的衬底区域全部注入离子变成源线的问题。
继续参考图3c,形成所述浮栅沟槽400后，可选的，对所述第一掩膜层300’进行回刻蚀，暴露出部分衬底表面，以便在后续形成浮栅介质层时获得更好的角落圆化，降低浮栅与衬底间的电场，并且浮栅介质在衬底上表面的延伸会保护后续清洗工艺对浮栅沟槽内浮栅介质的腐蚀。
如图3d所示，在所述浮栅沟槽400内壁上形成浮栅介质层410，并对所述浮栅形成区310和所述浮栅沟槽400中填充浮栅材料层420。
在本实施例中，所述浮栅介质层410覆盖所述浮栅沟槽400的内部表面，用于防止注入到浮栅沟槽400之间的离子向所述后续在所述浮栅沟槽400内填充的多晶硅材料中扩散。所述浮栅介质层410的材料为二氧化硅。浮栅介质层410的厚度范围为60埃～160埃。
所述浮栅材料层420的形成过程及进一步包括：对所述衬底的全局表面进行浮栅材料沉积，直至将所述浮栅沟槽400以及位于浮栅沟槽400上方的形成于所述第一掩膜层300’中的沟槽全部填充，之后通过化学机械研磨工艺(CMP)将位于所述第一掩膜层300’表面上的浮栅材料进行去除，直至暴露出所述第一掩膜层300’的表面。在本实施例中，所述浮栅材料为多晶硅。
如图3e所示，刻蚀所述浮栅材料层420，使得所述浮栅材料层420的顶部表面高于所述衬底100的顶部表面，低于所述第一掩膜层300’的顶部表面，形成浮栅结构。
具体的，通过干法刻蚀工艺对所述浮栅材料层420进行刻蚀，当所述衬底100具有浅沟槽隔离结构时，经刻蚀工艺处理后的所述浮栅材料层420的顶部表面低于所述浅沟槽隔离结构的顶部表面，这是为了使得形成的浮栅结构与其相邻的同样的分栅式存储器的浮栅结构能够分离开，不至于使得两个本应该各自是独立的分栅式存储器的浮栅结构由于此步骤而导致出现浮栅结构串联缺陷的问题。
当仅在所述衬底100上形成一个分栅式存储器的器件时，所述刻蚀所述浮栅材料层420使得最终形成的浮栅结构符合预设标准即可。
如图3f所示，在经过刻蚀工艺处理的所述浮栅材料层420’的顶表面上形成第二掩膜层430。
具体的，先在所述衬底100的全局表面沉积第二掩膜薄膜(图3f中未示出)，直至将所述位于浮栅形成区310处的形成于所述第一掩膜层300’中的沟槽全部填充，之后对所述第二掩膜薄膜进行化学机械研磨处理，去除位于所述第一掩膜层300’表面上的第二掩膜薄膜，直至暴露出所述第一掩膜层300’表面，形成所述第二掩膜层430。在本实施例中，所述第二掩膜层430的材料为二氧化硅。
如图3g所示，刻蚀去除位于所述擦除栅形成区311处的第一掩膜层300’，暴露出部分所述衬底100表面。
具体的，采用干法刻蚀工艺去除所述擦除栅形成区311处的第一掩膜层300’的同时，会将位于所述擦除栅形成区311处的所述衬底100表面上的缓冲氧化层200一起去除，暴露出所述衬底100的表面，从而在所述擦除栅形成区311处形成一离子注入窗口311’，以便后续形成源线。
如图3h所示，对所述擦除栅形成区311进行离子注入工艺，以在所述衬底100内形成源线500。
具体的，是通过对上一步中所形成的的离子注入窗口311’向所述衬底100进行离子注入工艺，此次离子注入也可以称之为进行第二次离子注入工艺，经过此第二次离子注入过程后，所形成的源线500位于两个浮栅结构之间的所述衬底100内，由此可以看出，所述源线500与所述浮栅结构之间的耦合面位于所述衬底100内，沿着竖直方向延伸，即当需要增加源线500对浮栅结构的耦合系数时，只需要将用于形成浮栅结构的浮栅沟槽400的深度进行增加，进而增加浮栅结构的深度，这样在浮栅结构之间注入离子形成源线500时，增大了源线500与浮栅结构之间的耦合面积，进而增加了源线500对浮栅结构的耦合系数，并且，通过此方式来增加源线500对浮栅结构的耦合系数时，其浮栅结构占用的水平方向上的器件面积并没有改变，可以实现在不增加其所占用的器件的面积的同时，增加源线与浮栅结构的耦合面积，形成更高的耦合系数，降低芯片集成难度的目的，这有助于提高编程的效率，也有助于降低擦除电压，提高所述分栅式存储器的工作效率。
通常，对所述衬底进行离子注入工艺后，会对其进行退火，为了让离子更容易扩散至预定的位置，也为了能够修复经过离子注入工艺时对所述衬底100的表面的晶格产生的缺陷。利用退火工艺中的热能消除衬底中的晶格缺陷和内应力，恢复晶格的完整性。同时使注入的掺杂原子扩散到硅原子的替代位置，使掺杂元素产生电特性。
如图3i所示，在所述擦除栅形成区311上依次形成隧穿氧化层600和擦除栅材料层700，所述隧穿氧化层600覆盖暴露的所述衬底100表面、所述浮栅材料层420侧壁表面以及所述第二掩膜层430侧壁表面，所述擦除栅材料层700覆盖所述隧穿氧化层600。
具体的，首先在所述衬底100的全局表面上形成一隧隧穿氧化薄膜(图3i中未示出)，所述隧穿氧化薄膜的厚度范围例如为100埃～200埃。
然后，在对所述衬底100的全局表面上沉积擦除栅材料薄膜(图3i中未示出)，直至将所述离子注入窗口311’完全填充，之后通过化学机械研磨工艺对所述第一掩膜层300’和第二掩膜层430表面上的隧穿氧化薄膜和擦除栅材料薄膜进行处理，直至暴露出所述第一掩膜层300’和第二掩膜层430的表面，形成隧穿氧化层600和擦除栅材料层700，所述隧穿氧化层600和擦除栅材料层700构成了擦除栅结构。
在本实施例中，所述隧穿氧化薄膜600用于形成隧穿氧化层，可以采用氧化硅单层结构，也可以采用氧化硅-氮化硅-氧化硅(ONO)结构。所述隧穿氧化薄膜31的形成方法包括低压化学气相沉积(LPCVD)、高密度等离子化学气相沉积(HDPCVD)、等离子体增强化学气相沉积(PECVD)、热氧化等适合的工艺。在本实施例中，所述隧穿氧化薄膜600采用氧化硅单层结构，其可采用热氧化法形成。
如图3j所示，去除所述第一掩膜层300’，暴露出所述衬底100表面。
具体的，采用湿法刻蚀工艺去除所述第一掩膜层300’。并且在去除所述第一掩膜层300’时，位于所述第一掩膜层300’下方的缓冲氧化物层200也会一并被去除掉，由此会暴露出所述衬底100的表面。
如图3k所示，在所述第二掩膜层430和部分所述浮栅材料层420的侧壁处形成第一侧墙结构800。
具体的，在所述衬底100的全局表面上沉积第一侧墙介质层(图3k中未示出)，所述第一侧墙介质层的材质可以为二氧化硅、氮氧化硅或氮化硅中的一种，或者为二氧化硅、氮氧化硅或氮化硅的任意组合，比如可以是ON(氧化硅-氮化硅)叠层或ONO(氧化硅-氮化硅-氧化硅)叠层。可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等工艺在形成有擦除栅结构和第二掩膜层430的所述衬底100的全局表面上形成第一侧墙介质层。可通过无需光罩的自对准刻蚀，刻蚀擦除栅结构和第二掩膜层430顶部以及衬底100表面的第一侧墙介质层，以分别在位于所述擦除栅结构两侧的所述第二掩膜层430的远离所述擦除栅结构一侧的侧壁形成第一侧墙结构800。在本实施例中，形成所述第一侧墙结构800后的所述衬底100表面还可以有所述第一侧墙介质层的残留，也可以没有所述第一侧墙介质层的残留。
如图3l所示，在形成有所述第一侧墙结构800的所述衬底100的全局表面上依次形成字线氧化层(图3l中未示出)以及字线材料层900。
在本实施例中，所述字线氧化层的材料可以为二氧化硅，其厚度范围例如是18埃～36埃。所述字线材料层900的材料可以为多晶硅，其厚度范围例如为40埃～180埃。
如图3m所示，刻蚀所述字线材料层900和所述字线氧化层，形成字线900’。
具体的，可通过无需光罩的自对准刻蚀，刻蚀擦除栅结构、第一侧墙结构800和第二掩膜层430顶部以及衬底100表面的所述字线材料层900和所述字线氧化层以及残留的第一侧墙介质层，以分别在位于所述第一侧墙结构800的侧壁形成字线900’。在本实施例中，形成所述字线900’后的所述衬底100表面没有所述字线材料层900、所述字线氧化层和第一侧墙介质层的残留。
如图3n所示，在所述字线900’侧壁处形成第二侧墙结构810，并对所述衬底100进行离子注入工艺，形成位线510。
具体的，在形成有所述字线900’的所述衬底100的全局表面上沉积第二侧墙介质层(图3n中未示出)，所述第二侧墙介质层的材质可以为二氧化硅、氮氧化硅或氮化硅中的一种，或者为二氧化硅、氮氧化硅或氮化硅的任意组合，比如可以是ON(氧化硅-氮化硅)叠层或ONO(氧化硅-氮化硅-氧化硅)叠层。可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等工艺在形成。之后，可通过无需光罩的自对准刻蚀，刻蚀所述字线900’、第一侧墙结构800、第二掩膜层430和擦除栅结构顶部以及衬底100表面的第二侧墙介质层，以分别在位于所述字线900’一侧的侧壁形成第二侧墙结构810。在本实施例中，形成所述第二侧墙结构810后的所述衬底100表面没有所述第二侧墙介质层的残留。
之后，对所述衬底100进行离子注入工艺，在所述第二侧墙结构810的远离所述字线900’的一侧的衬底内形成位线510。
通常，对所述衬底100进行离子注入工艺后，会对其进行退火，为了让离子更容易扩散至预定的位置，也为了能够修复经过离子注入工艺时对所述衬底100的表面的晶格产生的缺陷。利用退火工艺中的热能消除衬底中的晶格缺陷和内应力，恢复晶格的完整性。同时使注入的掺杂原子扩散到硅原子的替代位置，使掺杂元素产生电特性。
基于上述分栅式存储器的制作方法，本实施例还公开了一种分栅式存储器，如图3n所示，所述分栅式存储器包括：衬底100；形成于所述衬底100内的两个浮栅结构(浮栅材料层420和浮栅介质层410)，所述浮栅结构的顶部表面高于所述衬底100的顶部表面，当所述衬底100内形成有浅沟槽隔离结构时，所述浮栅结构的顶部表面低于所述浅沟槽隔离结构的顶部表面。当在衬底100包括多个存储单元区时，所述浅沟槽隔离结构用于隔离相邻的两个存储单元区；每个所述存储单元区用于形成所述分栅式存储器。
形成于两个所述浮栅结构之间的源线500；分别形成于两个所述浮栅结构顶部表面上隔离结构(第二掩膜层430)，所述隔离结构与高于衬底100表面的部分浮栅结构组成浮栅叠层结构；形成于两个所述浮栅叠层结构之间的衬底100上的擦除栅结构(隧穿氧化层600和擦除栅材料层700)；分别形成于远离所述擦除栅结构的一侧的所述浮栅叠层结构侧壁的字线900’；分别形成于所述字线900’的侧壁上的侧墙结构(第二侧墙结构810)；以及形成于所述侧墙结构的远离所述浮栅结构的一侧衬底100内的位线510。
综上所述，本发明通过将用于形成浮栅结构的浮栅沟槽形成于所述衬底中，在衬底中填充浮栅材料层，形成浮栅结构，在本实施例中，所述浮栅沟槽个数为偶数个，所述源线形成于衬底内，位于相邻的两个浮栅结构之间，源线与浮栅结构的耦合面，由向水平方向(平行于所述衬底表面的方向)延伸的平面变成向竖直方向(垂直于所述衬底表面的方向)延伸的曲面，当需要增加源线对浮栅结构的耦合系数时，只需要将用于形成浮栅结构的浮栅沟槽的深度进行增加，进而增加浮栅结构的深度，这样在浮栅结构之间注入离子形成源线时，增大了源线与浮栅结构之间的耦合面积，进而增加了源线对浮栅结构的耦合系数，并且，通过此方式来增加源线对浮栅结构的耦合系数时，其浮栅结构占用的水平方向上的器件面积并没有改变，可以实现在不增加其所占用的器件的面积的同时，增加源线与浮栅结构的耦合面积，形成更高的耦合系数，降低芯片集成难度的目的，这有助于提高编程的效率，也有助于降低擦除电压，提高所述分栅式存储器的工作效率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种分栅式存储器，其特征在于，包括：
形成于所述衬底内的两个浮栅结构；
形成于两个所述浮栅结构之间的衬底中的源线；
分别形成于两个所述浮栅结构顶部表面上隔离结构，所述隔离结构与高于衬底表面的部分浮栅结构组成浮栅叠层结构；
形成于两个所述浮栅叠层结构之间的衬底上的擦除栅结构；
分别形成于远离所述擦除栅的一侧的所述浮栅叠层结构的侧壁上的字线；
分别形成于所述字线的侧壁上的侧墙结构；以及
形成于所述侧墙结构的远离所述浮栅结构的一侧衬底内的位线。
2.如权利要求1所述的分栅式存储器，其特征在于，所述衬底包括至少两个存储单元区和至少一个浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离相邻的两个存储单元区；
每个所述存储单元区用于形成所述分栅式存储器。
3.如权利要求1或2所述的分栅式存储器，其特征在于，还包括：隧穿氧化层，其形成于所述浮栅叠层结构的侧壁与擦除栅结构之间，以及擦除栅结构与衬底表面之间。
4.一种分栅式存储器的制作方法，其特征在于，包括：
提供一衬底，在所述衬底上形成第一掩膜薄膜；
刻蚀所述第一掩膜薄膜，形成图案化的第一掩膜层，所述图案化的第一掩膜层定义了浮栅形成区和擦除栅形成区；
以所述图案化的第一掩膜层为掩膜对所述衬底进行刻蚀，在所述衬底中形成浮栅沟槽；
在所述浮栅沟槽内壁上形成浮栅介质层，并对所述浮栅形成区和所述浮栅沟槽中填充浮栅材料层；
刻蚀所述浮栅材料层，使得所述浮栅材料层的顶部表面高于所述衬底的顶部表面，低于所述第一掩膜层的顶部表面；
在所述浮栅材料层的顶表面上形成第二掩膜层；
刻蚀去除位于所述擦除栅形成区处的第一掩膜层，暴露出部分所述衬底表面；
对所述擦除栅形成区进行离子注入工艺，以在所述衬底内形成源线；
在所述擦除栅形成区上依次形成隧穿氧化层和擦除栅材料层，所述隧穿氧化层覆盖暴露的所述半导衬底表面、所述浮栅材料层侧壁表面以及所述第二掩膜层侧壁表面，所述擦除栅材料层覆盖所述隧穿氧化层；
去除所述第一掩膜层，暴露出所述衬底表面；
在所述第二掩膜层和部分所述浮栅材料层的侧壁处形成第一侧墙结构；
在所述衬底的全局表面上依次形成字线氧化层以及字线材料层；
刻蚀所述字线材料层和所述字线氧化层，形成字线；
在所述字线侧壁处形成第二侧墙结构，并对所述衬底进行离子注入工艺，形成位线。
5.如权利要求4所述的一种分栅式存储器的制作方法，其特征在于，所述衬底内还包括浅沟槽隔离结构，所述浅沟槽隔离结构用于隔离相邻的两个所述分栅式存储器；
此时，在制作所述分栅式存储器时，刻蚀所述浮栅材料层，使得所述浮栅材料层的顶部表面低于所述浅沟槽隔离结构的顶部表面。
6.如权利要求5所述的分栅式存储器的制备方法，其特征在于，所述在所述衬底中形成浮栅沟槽后，对所述浮栅沟槽进行离子注入工艺。
7.如权利要求6所述的分栅式存储器的制备方法，其特征在于，在所述衬底上形成第一掩膜薄膜之前，在所述衬底上形成一缓冲氧化物层。
8.如权利要求7所述的分栅式存储器的制备方法，其特征在于，
形成所述浮栅沟槽，对所述第一掩膜层进行回刻蚀，暴露出部分衬底表面。
9.如权利要求8所述的分栅式存储器的制备方法，其特征在于，所述浮栅沟槽的深度范围为500埃～2000埃。
10.如权利要求9所述的分栅式存储器的制备方法，其特征在于
所述浮栅介质层、所述第二掩膜层、所述隧穿氧化层、所述第一侧墙结构、所述字线氧化层和所述第二侧墙结构的材料均可以为二氧化硅；
所述浮栅材料层、所述擦除栅材料层和所述字线材料层的材料为多晶硅。
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|---|---|
| CN (1) | CN110112132B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086460A (zh) * | 2020-10-26 | 2020-12-15 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及快闪存储器的形成方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040087084A1 (en) * | 2002-11-05 | 2004-05-06 | Taiwan Semiconductor Manufacturing Company | Self-aligned structure with unique erasing gate in split gate flash |
| CN102201452A (zh) * | 2011-05-27 | 2011-09-28 | 上海宏力半导体制造有限公司 | 非易失性存储器及其制造方法 |
| CN103066025A (zh) * | 2012-12-26 | 2013-04-24 | 上海宏力半导体制造有限公司 | 分离栅闪存之顶部源线耦合的方法 |
| US20160013195A1 (en) * | 2014-07-09 | 2016-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to improve memory cell erasure |
| CN105990359A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅式闪存器件及制备方法 |
| CN105990358A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅式闪存器件及制备方法 |
| CN108899321A (zh) * | 2018-07-20 | 2018-11-27 | 上海华虹宏力半导体制造有限公司 | 快闪存储器的制造方法 |
-
2019
- 2019-04-28 CN CN201910347413.XA patent/CN110112132B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040087084A1 (en) * | 2002-11-05 | 2004-05-06 | Taiwan Semiconductor Manufacturing Company | Self-aligned structure with unique erasing gate in split gate flash |
| CN102201452A (zh) * | 2011-05-27 | 2011-09-28 | 上海宏力半导体制造有限公司 | 非易失性存储器及其制造方法 |
| CN103066025A (zh) * | 2012-12-26 | 2013-04-24 | 上海宏力半导体制造有限公司 | 分离栅闪存之顶部源线耦合的方法 |
| US20160013195A1 (en) * | 2014-07-09 | 2016-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to improve memory cell erasure |
| CN105990359A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅式闪存器件及制备方法 |
| CN105990358A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 分离栅式闪存器件及制备方法 |
| CN108899321A (zh) * | 2018-07-20 | 2018-11-27 | 上海华虹宏力半导体制造有限公司 | 快闪存储器的制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112086460A (zh) * | 2020-10-26 | 2020-12-15 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及快闪存储器的形成方法 |
| CN112086460B (zh) * | 2020-10-26 | 2023-08-08 | 上海华虹宏力半导体制造有限公司 | 快闪存储器及快闪存储器的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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