CN112086460A - 快闪存储器及快闪存储器的形成方法 - Google Patents
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Abstract
一种快闪存储器及形成方法，快闪存储器包括：衬底，所述衬底包括源线浮栅区和若干个字线位线区，所述源线浮栅区位于相邻的字线位线区之间，且所述源线浮栅区与字线位线区邻接；位于源线浮栅区内的第一源掺杂区；位于第一源掺杂区内和源线浮栅区内的第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度；位于源线浮栅区上的浮栅结构，所述浮栅结构位于部分第一源掺杂区上；位于源线浮栅区上的擦除栅结构，所述擦除栅结构位于第二源掺杂区上。所述快闪存储器的性能得到提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种快闪存储器及快闪存储器的形成方法。
背景技术
快闪存储器是集成电路产品中一种重要的器件。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于源线等优点，因而得到广泛的应用。
然而，随着半导体技术节点的降低，快闪存储器的尺寸也越来越小。因此，现有的快闪存储器的性能还需要提升。
发明内容
本发明解决的技术问题是提供一种快闪存储器及快闪存储器的形成方法，以提升快闪存储器的性能。
为解决上述技术问题，本发明技术方案提供一种快闪存储器，包括：衬底，所述衬底包括源线浮栅区和若干个字线位线区，所述源线浮栅区位于相邻的字线位线区之间，且所述源线浮栅区与字线位线区邻接；位于源线浮栅区内的第一源掺杂区；位于第一源掺杂区内和源线浮栅区内的第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度；位于源线浮栅区上的浮栅结构，所述浮栅结构位于部分第一源掺杂区上；位于源线浮栅区上的擦除栅结构，所述擦除栅结构位于第二源掺杂区上。
可选的，还包括：位于浮栅结构上和擦除栅结构侧壁的第二侧墙以及位于第二侧墙侧壁的第一侧墙。
可选的，还包括：位于擦除栅结构和浮栅结构之间的隧穿氧化层；所述隧穿氧化层还位于第二源掺杂区上。
可选的，还包括：位于字线位线区上的字线结构，所述字线结构位于第一侧墙侧壁和浮栅结构侧壁；位于字线结构侧壁的字线位线区内的漏掺杂区，所述漏掺杂区与所述字线结构相邻。
可选的，所述字线结构包括位于第一侧墙侧壁、浮栅结构侧壁和字线位线区上的字线氧化层、位于字线氧化层上的字线栅极层以及位于字线栅极层侧壁的第三侧墙。
可选的，所述第一源掺杂区的宽度大于所述第二源掺杂区的宽度。
可选的，所述第一源掺杂区的宽度范围为100纳米～300纳米；所述第二源掺杂区的宽度范围为50纳米～150纳米。
可选的，所述第一源掺杂区的深度范围为10纳米～50纳米；所述第二源掺杂区的深度范围为50纳米～150纳米。
可选的，所述浮栅结构包括位于源线浮栅区上和部分第一源掺杂区上的浮栅氧化层以及位于浮栅氧化层上的浮栅极层。
相应地，本发明技术方案还提供一种快闪存储器的形成方法，包括：提供衬底，所述衬底包括源线浮栅区和若干个字线位线区，所述源线浮栅区位于相邻的字线位线区之间，且所述源线浮栅区与字线位线区邻接；在衬底上形成浮栅极结构膜；形成浮栅极结构膜之后，在源线浮栅区内形成第一源掺杂区；形成第一源掺杂区之后，在第一源掺杂区内和源线浮栅区内形成第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度；形成第二源掺杂区之后，在源线浮栅区上形成擦除栅结构，所述擦除栅结构位于第二源掺杂区上；形成擦除栅结构之后，刻蚀所述浮栅极结构膜，在源线浮栅区上形成浮栅结构，所述浮栅结构位于部分第一源掺杂区上。
可选的，在衬底上形成浮栅极结构膜之后，在源线浮栅区内形成第一源掺杂区之前，还包括：在浮栅极结构膜上形成牺牲层，所述牺牲层内具有第一开口，所述第一开口暴露出源线浮栅区上的浮栅极结构膜表面。
可选的，所述第一源掺杂区的形成方法包括：在所述第一开口侧壁形成第一侧墙；以所述第一侧墙为掩膜对所述源线浮栅区进行第一离子注入，形成所述第一源掺杂区。
可选的，所述第一离子注入的工艺参数包括：注入离子包括P型离子，所述P型离子包括磷离子；注入能量范围为20千电子伏～50千电子伏；注入剂量范围为1E13原子每平方厘米～1E15原子每平方厘米。
可选的，形成第一源掺杂区之后，还包括：在第一侧墙侧壁形成第二侧墙。
可选的，形成第一源掺杂区之后，还包括：去除所述第一侧墙；去除所述第一侧墙之后，在所述开口侧壁形成第二侧墙，所述第二侧墙的厚度大于所述第一侧墙的厚度。
可选的，所述第二源掺杂区的形成方法包括：以所述第二侧墙为掩膜，对所述第一源掺杂区和源线浮栅区进行第二离子注入，形成所述第二源掺杂区。
可选的，对所述第一源掺杂区和源线浮栅区进行第二离子注入之前，还包括：以所述第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出第一源掺杂区表面，在第一开口底部形成第二开口。
可选的，形成所述第二源掺杂区之后，形成擦除栅结构之前，还包括：以所述第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出第二源掺杂区表面，在第一开口底部形成第二开口。
可选的，所述第二离子注入的工艺参数包括：注入离子包括P型离子，所述P型离子包括磷离子和砷离子；注入能量范围为10千电子伏～50千电子伏；注入剂量范围为1E14原子每平方厘米～1E16原子每平方厘米。
可选的，形成第二源掺杂区之后，还包括：在第一开口侧壁表面以及第二开口侧壁表面和底部表面形成隧穿氧化层；在第一开口内和第二开口内形成擦除栅结构，所述擦除栅结构位于隧穿氧化层表面。
可选的，所述浮栅结构的形成方法包括：形成擦除栅结构之后，去除字线位线区上的牺牲层；以所述擦除栅结构、第一侧墙和第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出衬底表面，在源线浮栅区上形成所述浮栅结构。
可选的，形成浮栅结构之后，还包括：在字线位线区上形成字线结构，所述字线结构位于第一侧墙侧壁和浮栅结构侧壁；在字线结构侧壁的字线位线区内形成漏掺杂区。
可选的，所述字线结构包括位于第一侧墙侧壁、浮栅结构侧壁和字线位线区上的字线氧化层，位于字线氧化层上的字线栅极层以及位于字线栅极层侧壁的第三侧墙。
可选的，所述漏掺杂区的形成方法包括：以所述擦除栅结构、第一侧墙、第二侧墙和字线结构为掩膜，对所述字线位线区进行第三离子注入，形成所述漏掺杂区。
可选的，形成字线结构和漏掺杂区之后，还包括：对所述快闪存储器进行退火处理。
可选的，所述第一源掺杂区的宽度大于所述第二源掺杂区的宽度。
可选的，所述第一源掺杂区的宽度范围为100纳米～300纳米；所述第二源掺杂区的宽度范围为50纳米～150纳米。
可选的，所述第一源掺杂区的深度范围为10纳米～50纳米；所述第二源掺杂区的深度范围为50纳米～150纳米。
可选的，所述浮栅结构包括位于源线浮栅区上和部分第一源掺杂区上的浮栅氧化层以及位于浮栅氧化层上的浮栅极层。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案的快闪存储器，所述源线浮栅区内具有第一源掺杂区，所述浮栅结构位于部分第一源掺杂区上，所述第一源掺杂区内和源线浮栅区内具有第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度，所述擦除栅结构位于第二源掺杂区上。一方面，所述浮栅结构与第一源掺杂区有足够大的接触面积，以保证浮栅结构与第一源掺杂区的耦合效果，确保所述快闪存储器的电性能；另一方面，所述第一源掺杂区的离子浓度较小，且第一源掺杂区的深度较小，因此与后续形成的漏掺杂区之间不易产生较大的耦合电压从而发生漏电的情况，不会产生较大的漏电，从而减少编程串扰；再有，所述第二源掺杂区的离子浓度较大，因此所述第二源掺杂区具有较小的串联电阻。综上，提升了所述快闪存储器的性能。
本发明技术方案的快闪存储器的形成方法，通过先在源线浮栅区内形成第一源掺杂区，所述浮栅结构位于部分第一源掺杂区上，再在第一源掺杂区内和源线浮栅区内形成第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度，所述擦除栅结构位于第二源掺杂区上。一方面，所述浮栅结构与第一源掺杂区有足够大的接触面积，以保证浮栅结构与第一源掺杂区的耦合效果，确保所述快闪存储器的电性能；另一方面，所述第一源掺杂区的离子浓度较小，且第一源掺杂区的深度较小，因此与后续形成的漏掺杂区之间不易产生较大的耦合电压从而发生漏电的情况，不会产生较大的漏电，从而减少编程串扰；再有，所述第二源掺杂区的离子浓度较大，因此所述第二源掺杂区具有较小的串联电阻。综上，提升了快闪存储器的性能。
进一步，所述第一源掺杂区的宽度大于所述第二源掺杂区的宽度，从而所述深度较深、离子浓度较大的第二源掺杂区不易与后续形成的漏掺杂区之间产生较大的耦合电压从而发生漏电的情况。
附图说明
图1是一实施例中快闪存储器的结构示意图；
图2至图11是本发明实施例中快闪存储器形成过程的结构示意图。
具体实施方式
如背景技术所述，现有的快闪存储器的性能还需要提升。现结合具体的实施例进行分析说明。
图1是一实施例中快闪存储器的结构示意图。
请参考图1，包括：衬底100，所述衬底100包括源线浮栅区I和位于源线浮栅区I两侧的字线位线区II；位于源线浮栅区I内的源掺杂区105；位于源线浮栅区I上的浮栅结构102，部分所述浮栅结构102位于源掺杂区105上；位于浮栅结构102上的侧墙103；位于源掺杂区105上的擦除栅结构101，所述擦除栅结构101还位于侧墙103侧壁和浮栅结构102侧壁；位于字线位线区II上的字线结构104，所述字线结构104还位于侧墙103侧壁和浮栅结构102侧壁；位于字线位线区II内的漏掺杂区106，所述漏掺杂区106与字线结构104相邻。
所述快闪存储器，由于快闪存储器的尺寸越来越小，所述浮栅结构102与字线结构104的尺寸越来越小。所述浮栅结构102通过与源掺杂区105耦合获得高压，从而产生纵向电场进行编程，从而所述源掺杂区105的耦合面积越大，所述浮栅结构102能够耦合到较高的电压，从而越容易编程。
然而，所述浮栅结构102与字线结构104的尺寸越来越小，从而所述源掺杂区105与漏掺杂区106的间距也缩小。而较深的源掺杂区105使得所述快闪存储器在对一边的浮栅结构102和字线结构104进行编程时，所述源掺杂区105与另一侧的漏掺杂区106发生耦合，从而在另一边的字线结构104的沟道产生耦合电压，使得所述快闪存储器在对一边的浮栅结构102和字线结构104进行编程时，另一边的字线结构104无法完全关断沟道从而产生漏电，称为漏极感应势垒降低效应，造成编程串扰的情况。
为了解决上述问题，本发明技术方案提供一种快闪存储器及快闪存储器的形成方法，通过先在源线浮栅区内形成第一源掺杂区，所述浮栅结构位于部分第一源掺杂区上，再在第一源掺杂区内和源线浮栅区内形成第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度，所述擦除栅结构位于第二源掺杂区上。一方面，所述浮栅结构与第一源掺杂区有足够大的接触面积，以保证浮栅结构与第一源掺杂区的耦合效果，确保所述快闪存储器的电性能；另一方面，所述第一源掺杂区的离子浓度较小，且第一源掺杂区的深度较小，因此与后续形成的漏掺杂区之间不易产生较大的耦合电压从而发生漏电的情况，不会产生较大的漏电，从而减少编程串扰；再有，所述第二源掺杂区的离子浓度较大，因此所述第二源掺杂区具有较小的串联电阻。综上，提升了快闪存储器的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例中快闪存储器形成过程的结构示意图
请参考图2，提供衬底200，所述衬底200包括源线浮栅区I和若干个字线位线区II，所述源线浮栅区I位于相邻的字线位线区II之间，且所述源线浮栅区I与字线位线区II邻接。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图3，在衬底200上形成浮栅极结构膜。
所述浮栅极结构膜包括浮栅氧化膜201和位于浮栅氧化膜201上的浮栅极膜202。
所述浮栅氧化膜201的材料包括氧化硅；所述浮栅极膜202的材料包括多晶硅。
请继续参考图3，在衬底200上形成浮栅极结构膜之后，在浮栅极结构膜上形成牺牲层203，所述牺牲层203内具有第一开口204，所述第一开口204暴露出源线浮栅区I上的浮栅极结构膜表面。
所述牺牲层203的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述牺牲层203的材料包括氮化硅。
形成所述牺牲层203的方法包括：在浮栅极结构膜上和衬底200上形成牺牲材料层(未图示)；在牺牲材料层上形成图形化的掩膜层(未图示)，所述掩膜层暴露出部分牺牲材料层；以所述掩膜层为掩膜刻蚀牺牲材料层，形成牺牲层203和位于牺牲层203内的第一开口204；形成牺牲层203之后，去除所述掩膜层。
所述第一开口204为后续形成第一侧墙、第二侧墙和擦除栅结构提供空间。
请参考图4，形成浮栅极结构膜之后，在源线浮栅区I内形成第一源掺杂区205。
所述第一源掺杂区205的形成方法包括：在所述第一开口204侧壁形成第一侧墙206；以所述第一侧墙206为掩膜对所述源线浮栅区I进行第一离子注入，形成所述第一源掺杂区205。
所述第一离子注入的工艺参数包括：注入离子包括P型离子，所述P型离子包括磷离子；注入能量范围为20千电子伏～50千电子伏；注入剂量范围为1E13原子每平方厘米～1E15原子每平方厘米。
所述第一源掺杂区205的深度范围为10纳米～50纳米。
所述第一源掺杂区205的深度较小，所述第一源掺杂区205的离子浓度较小，因此与后续形成的漏掺杂区之间不易产生较大的耦合电压从而发生漏电的情况，不会产生较大的漏电，从而减少编程串扰。
所述第一源掺杂区205的宽度范围为100纳米～300纳米。
所述第一源掺杂区205的宽度足够，以确保后续形成的浮栅结构与第一源掺杂区205有足够大的接触面积，从而保证浮栅结构与第一源掺杂区205的耦合效果，确保所述快闪存储器的电性能。
所述第一侧墙206的材料包括介电材料，所述介电材料包括氧化硅或氮氧化硅。所述第一侧墙206的材料和牺牲层203的材料不同。
形成第一侧墙206的方法包括：在第一开口204侧壁表面和底部表面以及牺牲层203上形成第一侧墙膜(未图示)；回刻蚀所述第一侧墙膜直至暴露出浮栅极结构膜的表面，形成第一侧墙206。
接下来，在第一源掺杂区205内和源线浮栅区I内形成第二源掺杂区208，所述第二源掺杂区208的离子浓度大于所述第一源掺杂区205的离子浓度，且所述第二源掺杂区208的深度大于所述第一源掺杂区205的深度。所述第二源掺杂区208的形成过程请参考图5和图6。
请参考图5，形成第一源掺杂区205之后，在第一侧墙206侧壁形成第二侧墙207。
所述第二侧墙207用于对后续形成的第二源掺杂区进行限位，使得形成的第二源掺杂区的宽度小于第一源掺杂区205的宽度，所述第一源掺杂区205的宽度足够，以确保后续形成的浮栅结构与第一源掺杂区205有足够大的接触面积，从而保证浮栅结构与第一源掺杂区205的耦合效果，确保所述快闪存储器的电性能。
所述第二侧墙207的材料包括介电材料，所述介电材料包括氧化硅或氮氧化硅。所述第二侧墙207的材料和牺牲层203的材料不同。
形成第二侧墙207的方法包括：在第一开口204底部表面、第一侧墙206侧壁表面以及牺牲层203上形成第二侧墙膜(未图示)；回刻蚀所述第二侧墙膜直至暴露出浮栅极结构膜的表面，形成第二侧墙207。
在其他实施例中，形成第一源掺杂区之后，还包括：去除所述第一侧墙；去除所述第一侧墙之后，在所述开口侧壁形成第二侧墙，所述第二侧墙的厚度大于所述第一侧墙的厚度。使得所形成的第二源掺杂区的宽度小于所述第一源掺杂区的宽度。
请参考图6，以所述第二侧墙207为掩膜刻蚀所述浮栅结构膜，直至暴露出第一源掺杂区205表面，在第一开口204底部形成第二开口209。
所述第二开口209和第一开口204为后续形成位于第二源掺杂区上的擦除栅结构提供空间。
去除第一开口204底部的浮栅极结构膜的工艺为刻蚀工艺，如干刻工艺或湿刻工艺。
请继续参考图6，形成第二开口209之后，以所述第二侧墙209为掩膜，对所述第一源掺杂区205和源线浮栅区I进行第二离子注入，形成所述第二源掺杂区208。
所述第二离子注入的工艺参数包括：注入离子包括P型离子，所述P型离子包括磷离子和砷离子；注入能量范围为10千电子伏～50千电子伏；注入剂量范围为1E14原子每平方厘米～1E16原子每平方厘米。
所述第二源掺杂区208的深度范围为50纳米～150纳米。
所述第二源掺杂区208的深度较深，所述第二源掺杂区的离子浓度较大，因此所述第二源掺杂区208具有较小的串联电阻。
所述第二源掺杂区208的宽度范围为50纳米～150纳米。
所述第一源掺杂区205的宽度大于所述第二源掺杂区208的宽度，从而能够保证后续形成的浮栅结构与第一源掺杂区205有足够大的接触面积，以保证浮栅结构与第一源掺杂区205的耦合效果，确保所述快闪存储器的电性能；同时，从而所述深度较深、离子浓度较大的第二源掺杂区208不易与后续形成的漏掺杂区之间产生较大的耦合电压从而发生漏电的情况。
在其他实施例中，形成所述第二侧墙之后，以所述第二侧墙为掩膜对所述源线浮栅区进行第二离子注入，在第一源掺杂区内和源线浮栅区内形成第二源掺杂区；形成第二源掺杂区之后，以所述第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出第二源掺杂区表面，在第一开口底部形成第二开口。
请参考图7，形成第二源掺杂区208之后，在第一开口204侧壁表面以及第二开口209侧壁表面和底部表面形成隧穿氧化层210。
所述隧穿氧化层210用于电隔离后续形成的擦除栅结构与浮栅结构。
所述隧穿氧化层210的材料包括介电材料，所述介电材料包括氧化硅或氮氧化硅。
请继续参考图7，在第一开口204内和第二开口209内形成擦除栅结构211，所述擦除栅结构211位于隧穿氧化层210上，所述擦除栅结构211位于第二源掺杂区208上。
所述第二源掺杂区208的离子浓度较大，因此所述第二源掺杂区208具有较小的串联电阻。
所述擦除栅结构211的形成方法包括：在所述第一开口204内、第二开口209内和牺牲层203上形成源线膜(未图示)；平坦化所述源线膜，直至暴露出牺牲层203表面，在第一开口204和第二开口209中形成擦除栅结构211。
所述源线膜的材料为多晶硅。
形成所述源线膜的工艺为沉积工艺，如离子体化学气相沉积工艺、低压化学气压沉积工艺或亚大气压化学气相沉积工艺。
形成擦除栅结构211之后，刻蚀所述浮栅极结构膜，在源线浮栅区I上形成浮栅结构，所述浮栅结构位于部分第一源掺杂区205上。所述浮栅结构的形成过程请参考图8和图9。
请参考图8，去除字线位线区II上的牺牲层203。
去除字线位线区II上的牺牲层203的工艺包括干法刻蚀工艺或者湿法刻蚀工艺。
请参考图9，去除牺牲层203之后，以所述擦除栅结构211、第一侧墙206和第二侧墙207为掩膜刻蚀所述浮栅结构膜，直至暴露出衬底200表面，在源线浮栅区I上形成所述浮栅结构。
所述浮栅结构包括位于源线浮栅区I上和部分第一源掺杂区205上的浮栅氧化层212以及位于浮栅氧化层212上的浮栅极层213。
所述浮栅氧化层212由所述浮栅氧化膜201形成，所述浮栅极层213由所述浮栅极膜202形成。
刻蚀所述浮栅极结构膜的工艺为各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。
请参考图10，形成浮栅结构之后，在字线位线区II上形成字线结构，所述字线结构位于第一侧墙206侧壁和浮栅结构侧壁。
所述字线结构包括位于第一侧墙206侧壁、浮栅结构侧壁和字线位线区II上的字线氧化层214、位于字线氧化层214上的字线栅极层215以及位于字线栅极层215侧壁的第三侧墙216。
所述字线氧化层214的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述字线栅极层215的材料为多晶硅。所述第三侧墙216的材料包括介电材料，所述介电材料包括氧化硅或氮氧化硅。
所述字线结构的形成方法及方法中的工艺为本领域常见技术手段，在此不再赘述。
请参考图11，在字线结构侧壁的字线位线区II内形成漏掺杂区217。
所述漏掺杂区217用于后续电连接位线。
所述漏掺杂区217的形成方法包括：以所述擦除栅结构211、第一侧墙206、第二侧墙207和字线结构为掩膜，对所述字线位线区II进行第三离子注入，形成所述漏掺杂区217。
所述第三离子注入工艺的参数包括：注入离子包括P型离子，所述P型离子包括磷离子和砷离子；注入能量范围为10千电子伏～50千电子伏；注入剂量范围为1E14原子每平方厘米～1E16原子每平方厘米。
至此，形成的快闪存储器，所述源线浮栅区I内具有第一源掺杂区205，所述浮栅结构位于部分第一源掺杂区205上，所述第一源掺杂区205内和源线浮栅区I内具有第二源掺杂区208，所述第二源掺杂区208的离子浓度大于所述第一源掺杂区205的离子浓度，且所述第二源掺杂区208的深度大于所述第一源掺杂区205的深度，所述擦除栅结构211位于第二源掺杂区208上。一方面，所述浮栅结构与第一源掺杂区205有足够大的接触面积，以保证浮栅结构与第一源掺杂区205的耦合效果，确保所述快闪存储器的电性能；另一方面，所述第一源掺杂区205的离子浓度较小，且第一源掺杂区205的深度较小，因此与漏掺杂区217之间不易产生较大的耦合电压从而发生漏电的情况，不会产生较大的漏电，从而减少编程串扰；再有，所述第二源掺杂区208的离子浓度较大，因此所述第二源掺杂区208具有较小的串联电阻。综上，提升了所述快闪存储器的性能。
形成字线结构和漏掺杂区之后，还包括：对所述快闪存储器进行退火处理。
相应地，本发明实施例还提供一种半导体结构，请继续参考图11，包括：
衬底200，所述衬底200包括源线浮栅区I和若干个字线位线区II，所述源线浮栅区I位于相邻的字线位线区II之间，且所述源线浮栅区I与字线位线区II邻接；
位于源线浮栅区I内的第一源掺杂区205；
位于第一源掺杂区205内和源线浮栅区I内的第二源掺杂区208，所述第二源掺杂区208的离子浓度大于所述第一源掺杂区205的离子浓度，且所述第二源掺杂区208的深度大于所述第一源掺杂区205的深度；
位于源线浮栅区I上的浮栅结构，所述浮栅结构位于部分第一源掺杂区205上；
位于源线浮栅区I上的擦除栅结构211，所述擦除栅结构211位于第二源掺杂区208上。
在本实施例中，还包括：位于浮栅结构上和擦除栅结构211侧壁的第二侧墙207以及位于第二侧墙207侧壁的第一侧墙206。
在本实施例中，还包括：位于擦除栅结构211和浮栅结构之间的隧穿氧化层210；所述隧穿氧化层210还位于第二源掺杂区208上。
在本实施例中，还包括：位于字线位线区II上的字线结构，所述字线结构位于第一侧墙206侧壁和浮栅结构侧壁；位于字线结构侧壁的字线位线区II内的漏掺杂区217，所述漏掺杂区217与所述字线结构相邻。
在本实施例中，所述字线结构包括位于第一侧墙206侧壁、浮栅结构侧壁和字线位线区II上的字线氧化层214、位于字线氧化层214上的字线栅极层215以及位于字线栅极层215侧壁的第三侧墙216。
在本实施例中，所述第一源掺杂区205的宽度大于所述第二源掺杂区208的宽度。
在本实施例中，所述第一源掺杂区205的宽度范围为100纳米～300纳米；所述第二源掺杂区208的宽度范围为50纳米～150纳米。
在本实施例中，所述第一源掺杂区205的深度范围为10纳米～50纳米；所述第二源掺杂区208的深度范围为50纳米～150纳米。
在本实施例中，所述浮栅结构包括位于源线浮栅区I上和部分第一源掺杂区205上的浮栅氧化层212和位于浮栅氧化层212上的浮栅极层213。
所述快闪存储器，所述源线浮栅区I内具有第一源掺杂区205，所述浮栅结构位于部分第一源掺杂区205上，所述第一源掺杂区205内和源线浮栅区I内具有第二源掺杂区208，所述第二源掺杂区208的离子浓度大于所述第一源掺杂区205的离子浓度，且所述第二源掺杂区208的深度大于所述第一源掺杂区205的深度，所述擦除栅结构211位于第二源掺杂区208上。一方面，所述浮栅结构与第一源掺杂区205有足够大的接触面积，以保证浮栅结构与第一源掺杂区205的耦合效果，确保所述快闪存储器的电性能；另一方面，所述第一源掺杂区205的离子浓度较小，且第一源掺杂区205的深度较小，因此与漏掺杂区217之间不易产生较大的耦合电压从而发生漏电的情况，不会产生较大的漏电，从而减少编程串扰；再有，所述第二源掺杂区208的离子浓度较大，因此所述第二源掺杂区208具有较小的接触电阻。综上，提升了所述快闪存储器的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (29)
1.一种快闪存储器，其特征在于，包括：
衬底，所述衬底包括源线浮栅区和若干个字线位线区，所述源线浮栅区位于相邻的字线位线区之间，且所述源线浮栅区与字线位线区邻接；
位于源线浮栅区内的第一源掺杂区；
位于第一源掺杂区内和源线浮栅区内的第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度；
位于源线浮栅区上的浮栅结构，所述浮栅结构位于部分第一源掺杂区上；位于源线浮栅区上的擦除栅结构，所述擦除栅结构位于第二源掺杂区上。
2.如权利要求1所述的快闪存储器，其特征在于，还包括：位于浮栅结构上和擦除栅结构侧壁的第二侧墙以及位于第二侧墙侧壁的第一侧墙。
3.如权利要求1所述的快闪存储器，其特征在于，还包括：位于擦除栅结构和浮栅结构之间的隧穿氧化层；所述隧穿氧化层还位于第二源掺杂区上。
4.如权利要求2所述的快闪存储器，其特征在于，还包括：位于字线位线区上的字线结构，所述字线结构位于第一侧墙侧壁和浮栅结构侧壁；位于字线结构侧壁的字线位线区内的漏掺杂区，所述漏掺杂区与所述字线结构相邻。
5.如权利要求4所述的快闪存储器，其特征在于，所述字线结构包括位于第一侧墙侧壁、浮栅结构侧壁和字线位线区上的字线氧化层、位于字线氧化层上的字线栅极层以及位于字线栅极层侧壁的第三侧墙。
6.如权利要求1所述的快闪存储器，其特征在于，所述第一源掺杂区的宽度大于所述第二源掺杂区的宽度。
7.如权利要求6所述的快闪存储器，其特征在于，所述第一源掺杂区的宽度范围为100纳米～300纳米；所述第二源掺杂区的宽度范围为50纳米～150纳米。
8.如权利要求1所述的快闪存储器，其特征在于，所述第一源掺杂区的深度范围为10纳米～50纳米；所述第二源掺杂区的深度范围为50纳米～150纳米。
9.如权利要求1所述的快闪存储器，其特征在于，所述浮栅结构包括位于源线浮栅区上和部分第一源掺杂区上的浮栅氧化层以及位于浮栅氧化层上的浮栅极层。
10.一种快闪存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底包括源线浮栅区和若干个字线位线区，所述源线浮栅区位于相邻的字线位线区之间，且所述源线浮栅区与字线位线区邻接；
在衬底上形成浮栅极结构膜；
形成浮栅极结构膜之后，在源线浮栅区内形成第一源掺杂区；
形成第一源掺杂区之后，在第一源掺杂区内和源线浮栅区内形成第二源掺杂区，所述第二源掺杂区的离子浓度大于所述第一源掺杂区的离子浓度，且所述第二源掺杂区的深度大于所述第一源掺杂区的深度；
形成第二源掺杂区之后，在源线浮栅区上形成擦除栅结构，所述擦除栅结构位于第二源掺杂区上；
形成擦除栅结构之后，刻蚀所述浮栅极结构膜，在源线浮栅区上形成浮栅结构，所述浮栅结构位于部分第一源掺杂区上。
11.如权利要求10所述的快闪存储器的形成方法，其特征在于，在衬底上形成浮栅极结构膜之后，在源线浮栅区内形成第一源掺杂区之前，还包括：在浮栅极结构膜上形成牺牲层，所述牺牲层内具有第一开口，所述第一开口暴露出源线浮栅区上的浮栅极结构膜表面。
12.如权利要求11所述的快闪存储器的形成方法，其特征在于，所述第一源掺杂区的形成方法包括：在所述第一开口侧壁形成第一侧墙；以所述第一侧墙为掩膜对所述源线浮栅区进行第一离子注入，形成所述第一源掺杂区。
13.如权利要求12所述的快闪存储器的形成方法，其特征在于，所述第一离子注入的工艺参数包括：注入离子包括P型离子，所述P型离子包括磷离子；注入能量范围为20千电子伏～50千电子伏；注入剂量范围为1E13原子每平方厘米～1E15原子每平方厘米。
14.如权利要求12所述的快闪存储器的形成方法，其特征在于，形成第一源掺杂区之后，还包括：在第一侧墙侧壁形成第二侧墙。
15.如权利要求12所述的快闪存储器的形成方法，其特征在于，形成第一源掺杂区之后，还包括：去除所述第一侧墙；去除所述第一侧墙之后，在所述开口侧壁形成第二侧墙，所述第二侧墙的厚度大于所述第一侧墙的厚度。
16.如权利要求14或15所述的快闪存储器的形成方法，其特征在于，所述第二源掺杂区的形成方法包括：以所述第二侧墙为掩膜，对所述第一源掺杂区和源线浮栅区进行第二离子注入，形成所述第二源掺杂区。
17.如权利要求16所述的快闪存储器的形成方法，其特征在于，对所述第一源掺杂区和源线浮栅区进行第二离子注入之前，还包括：以所述第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出第一源掺杂区表面，在第一开口底部形成第二开口。
18.如权利要求16所述的快闪存储器的形成方法，其特征在于，形成所述第二源掺杂区之后，形成擦除栅结构之前，还包括：以所述第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出第二源掺杂区表面，在第一开口底部形成第二开口。
19.如权利要求16所述的快闪存储器的形成方法，其特征在于，所述第二离子注入的工艺参数包括：注入离子包括P型离子，所述P型离子包括磷离子和砷离子；注入能量范围为10千电子伏～50千电子伏；注入剂量范围为1E14原子每平方厘米～1E16原子每平方厘米。
20.如权利要求17或18所述的快闪存储器的形成方法，其特征在于，形成第二源掺杂区之后，还包括：在第一开口侧壁表面以及第二开口侧壁表面和底部表面形成隧穿氧化层；在第一开口内和第二开口内形成擦除栅结构，所述擦除栅结构位于隧穿氧化层表面。
21.如权利要求20所述的快闪存储器的形成方法，其特征在于，所述浮栅结构的形成方法包括：形成擦除栅结构之后，去除字线位线区上的牺牲层；以所述擦除栅结构、第一侧墙和第二侧墙为掩膜刻蚀所述浮栅结构膜，直至暴露出衬底表面，在源线浮栅区上形成所述浮栅结构。
22.如权利要求21所述的快闪存储器的形成方法，其特征在于，形成浮栅结构之后，还包括：在字线位线区上形成字线结构，所述字线结构位于第一侧墙侧壁和浮栅结构侧壁；在字线结构侧壁的字线位线区内形成漏掺杂区。
23.如权利要求22所述的快闪存储器的形成方法，其特征在于，所述字线结构包括位于第一侧墙侧壁、浮栅结构侧壁和字线位线区上的字线氧化层，位于字线氧化层上的字线栅极层以及位于字线栅极层侧壁的第三侧墙。
24.如权利要求22所述的快闪存储器的形成方法，其特征在于，所述漏掺杂区的形成方法包括：以所述擦除栅结构、第一侧墙、第二侧墙和字线结构为掩膜，对所述字线位线区进行第三离子注入，形成所述漏掺杂区。
25.如权利要求22所述的快闪存储器的形成方法，其特征在于，形成字线结构和漏掺杂区之后，还包括：对所述快闪存储器进行退火处理。
26.如权利要求10所述的快闪存储器的形成方法，其特征在于，所述第一源掺杂区的宽度大于所述第二源掺杂区的宽度。
27.如权利要求26所述的快闪存储器的形成方法，其特征在于，所述第一源掺杂区的宽度范围为100纳米～300纳米；所述第二源掺杂区的宽度范围为50纳米～150纳米。
28.如权利要求10所述的快闪存储器的形成方法，其特征在于，所述第一源掺杂区的深度范围为10纳米～50纳米；所述第二源掺杂区的深度范围为50纳米～150纳米。
29.如权利要求10所述的快闪存储器的形成方法，其特征在于，所述浮栅结构包括位于源线浮栅区上和部分第一源掺杂区上的浮栅氧化层以及位于浮栅氧化层上的浮栅极层。
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| CN112086460B (zh) | 2023-08-08 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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