CN108109656A - 闪存阵列的制作方法及闪存阵列 - Google Patents
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Abstract
本发明涉及闪存阵列的制作方法及闪存阵列。在闪存阵列的制作过程中，在计划形成浮置栅极和控制栅极的第二区域进行两次调整控制栅极阈值电压的离子注入，其中第二次离子注入还覆盖计划形成选择栅极的第一区域，利用本发明闪存阵列的制作方法，有利于后续形成的选择栅极形成均匀的导电层(例如多晶硅条)，在闪存阵列工作时，施加在选择栅极上的电压较为均匀，利用包括上述方法制作的闪存阵列，将选择栅极的引出孔设置在整条选择栅极的两端，相较于现有工艺中在选择栅极上每隔一定数量的位线设置一选择栅引出孔，可以简化闪存阵列设计和提高闪存的耦合率。
Description
技术领域
本发明涉及半导体器件及方法，特别涉及闪存阵列的制作方法及闪存阵列。
背景技术
存储器用于存储大量数字信息，近年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如静态随机存储器(SRAM)、动态随机存储器(DRAM)、铁电存储器(FRAM)及闪存存储器(FLASH Memory)等。其中，闪存存储器即使在供电电源关闭后仍能保持片内信息，并且具有电可擦除和可重复编程的优点，而不需要特殊的高电压，另外，闪存存储器还具有成本低、密度大的特点，因而成为了非易失性半导体存储技术的主流存储器。
为了提高集成度和工艺效率，嵌入式闪存技术将闪存工艺嵌入到标准的逻辑或混合电路工艺中，提供更多样的性能。由存储管和选择管组成的2T嵌入式闪存由于可以通过选择管将外部干扰(编程串扰，甚至擦除串扰)降低甚至摒除而得到广泛的使用。嵌入式闪存包括低压电路区域(例如1.2V和2.5V)，高压电路区域(例如5V)和闪存单元。
为了使存储管获得好的均匀性和可控性，以及调整存储管的阈值电压，通常对存储管中的控制栅极进行垂直方向的重掺杂离子(例如砷，As)注入。这步离子注入是在形成浅沟槽隔离结构(STI，shallowtrench isolation)后，形成存储管的隧穿氧化层以及浮置栅极前进行。
对于嵌入式闪存来说，施加在浮置栅极上的电压是通过层间介质层(例如ONO，氧化物/氮化物/氧化物)耦合控制栅极上的电压实现的，因此控制栅极与浮置栅极之间的耦合系数(或闪存耦合率)越高，控制栅极的控制能力越好。
此外，利用目前工艺形成的选择栅极，由于选择栅极之间存在残余的浅沟槽隔离氧化物使得选择栅极上的电压不均，考虑到该电压的均匀性，通常设计中每隔64个位线，选择栅极上就要有一个引出孔，通过后端连线将其引出。
发明内容
本发明的主要目的是提高闪存阵列中选择栅极的均匀性。
为实现上述目的，本发明提供了一种闪存阵列的制作方法，包括：提供一基底，所述基底分布有多个计划形成选择栅极的第一区域和计划形成控制栅极的第二区域；在所述基底上依次形成衬垫氧化层、氮化硅层和介质掩模层；刻蚀所述介质掩模层、所述氮化硅层、所述衬垫氧化层以及所述基底以形成浅沟槽；在所述浅沟槽内填充隔离介质，然后去除剩余的所述介质掩模层和所述氮化硅层；在所述第一区域和所述第二区域进行形成阱区的离子注入；在第二区域进行调整控制栅极阈值电压的第一次离子注入和第二次离子注入，并且所述第二次离子注入还覆盖所述第一区域；在所述第一区域形成第一部分选择栅极，在所述第二区域形成浮置栅极；以及回刻蚀所述隔离介质以在所述浮置栅极之间形成开口。
可选的，在回刻蚀所述隔离介质的步骤之后，上述闪存阵列的制作方法还包括：在所述第一区域和第二区域形成层间介质层，然后去除所述第一区域的层间介质层。
可选的，在去除所述第一区域的层间介质层的步骤之后，上述闪存阵列的制作方法还包括：在所述第一区域形成第二部分选择栅极，其中，所述闪存阵列的选择栅极包括所述第一部分选择栅极和所述第二部分选择栅极。
可选的，所述选择栅极的形状为长条形，所述选择栅极包括位于所述长条形的两端的端部，所述闪存阵列的制作方法还包括在所述选择栅极的端部形成选择栅引出孔。
可选的，上述闪存阵列的制作方法还包括在所述第二区域的层间介质层上方形成控制栅极。
可选的，回刻蚀所述隔离介质以在所述浮置栅极之间形成开口的方法包括湿法刻蚀，所述湿法刻蚀采用氢氟酸或者缓冲氧化物刻蚀酸。所述湿法刻蚀的时间为2～10分钟。
可选的，所述第一次离子注入使用的离子为P和As，其中，P的能量为50～60keV，As的能量为45～55keV。
可选的，所述第二次离子注入使用的离子为P和As，其中，P的能量为80～120keV，As的能量为160～180keV。
另外，本发明还提供一种闪存阵列，采用包括上述闪存阵列的制作方法形成。所述闪存阵列包括多个有源区，所述有源区在同一方向上的间隙宽度相等。
与现有技术相比，本发明提供的闪存阵列的制作方法，通过改变调整阈值电压的离子注入的范围，用于形成选择栅极的第一区域的隔离介质更容易被刻蚀干净，可以提高选择栅极的均匀性，即可以使得施加在选择栅极上的电压更稳定。
利用本发明的闪存阵列的制作方法形成的闪存阵列，由于选择栅极更为均匀，在闪存阵列的端部形成选择栅引出孔即可，即不再需要在阵列中间设置选择栅引出孔，可以简化闪存阵列设计。
附图说明
图1是一种闪存阵列的平面示意图。
图2是图1所示的闪存阵列中AA'方向选择栅极的剖面示意图。
图3a至图3k是本发明实施例闪存阵列的制作方法实施过程中的剖面示意图。
图4是本发明实施例中闪存阵列的平面示意图。
附图标记说明：
10、100-基底；11、115-有源区；12、114-选择栅极；13、110-浮置栅极；14、113-控制栅极；15、105-浅沟槽隔离结构；15a-残余的隔离介质；16-残余的层间介质层；111-层间介质层；101-衬垫氧化层；102-氮化硅层；103-介质掩模层；106-光阻层；107-栅极氧化层；108-隧穿氧化层；109-第一部分选择栅极；112-第二部分选择栅极；17、116-选择栅引出孔。
具体实施方式
以下结合附图和具体实施例对本发明的闪存阵列的制作方法及闪存阵列作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。还需要说明的是，附图中如果列有俯视图(平面图)和剖视图，即使为同一结构，对应的俯视图和剖视图的比例也并非完全相同。
图1是一种闪存阵列的平面示意图，该闪存阵列利用现有工艺形成，具体的，该闪存阵列包括：在基底10表面上相隔并列设置的有源区11；跨越有源区11形成的选择栅极12；配设在有源区11和选择栅极12之外的浮置栅极13；以及在浮置栅极13上配设的控制栅极14。有源区11设置有源、漏和沟道区域(未示出)，通常由金属制成并由浅沟槽隔离结构15(图2)隔开的位线将每个存储单元的漏极相连。
图2是图1所示的闪存阵列中AA'方向选择栅极的剖面示意图。结合图1和图2，选择栅极12之间存在残余的隔离介质15a，残余的隔离介质15a上还包括残余的层间介质层16。考虑到施加在选择栅极12的电压的均匀性，通常在闪存阵列设计中每隔一定数量(例如64个)的位线，在选择栅极12上设置一个选择栅引出孔17(参见图1)，并通过后端连线将其引出。因而导致所形成的闪存阵列中会包括多个重复出现的设置有选择栅引出孔17的区域，在该区域，有源区11之间的宽度b大于未设置有选择栅引出孔17的有源区11之间的距离a(近似于浅槽隔离结构15之间的宽度)。
此外，本领域技术人员应当理解，对于浮栅型闪存来说，由于浮置栅极上的电压是通过层间介质层耦合控制栅极上的电压，浮置栅极和控制栅极通过层间介质层相邻的面积越大，则闪存耦合率越高。
本实施例介绍一种闪存阵列的制作方法，通过改变调整阈值电压的离子注入工艺的注入范围，使得在保证浅沟槽隔离结构填充能力同时，又可以去掉选择栅极下方的残留的浅沟槽隔离氧化物，使得后续形成的选择栅极成为一整条的导电材料(例如多晶硅)，从而使得施加在选择栅极上的电压较为稳定，利用本实施例的闪存阵列的制作方法，在闪存阵列设计中，可以减少闪存阵列的选择栅引出孔的数量。另外，通过本实施例提供的闪存阵列的制作方法，可以设计使控制栅极下方的有源区宽度增加，所形成的浮置栅极和控制栅极的耦合面积增加，从而可以提高闪存器件的耦合率。
需要指出的是，在嵌入式闪存设计时，通常会在基底表面或周围设置外围电路(Periphery Circuit)。所述外围电路主要为包括高压晶体管与逻辑晶体管的逻辑电路，所述逻辑电路用以引入不同的电压，控制嵌入式闪存进行数据写入、擦除和读取等操作。在现有的嵌入式(或分栅式)闪存制造工艺中，在同一半导体基底上往往同时进行嵌入式闪存、逻辑晶体管和高压晶体管的制造工艺。本实施例所述闪存阵列可以包括现有嵌入式闪存所包括的逻辑电路，但本实施例将主要针对图1中AA'和BB'方向的分别计划制作选择栅极和控制栅极的区域进行说明，本领域技术人员应该理解，本实施例描述的闪存阵列的制作方法及闪存阵列，也可以包括各种公知的闪存结构和工艺步骤。
本实施例中的闪存阵列的制作方法，包括以下步骤：
S1：提供一基底，所述基底分布有多个计划形成选择栅极的第一区域和计划形成控制栅极的第二区域；
S2：在所述基底上依次形成衬垫氧化层、氮化硅层和介质掩模层；
S3：刻蚀所述介质掩模层、所述氮化硅层、所述衬垫氧化层以及所述基底以形成浅沟槽；
S4：在所述浅沟槽内填充隔离介质，然后去除剩余的所述介质掩模层和所述氮化硅层；
S5：在所述第一区域和所述第二区域进行形成阱区的离子注入；
S6：在所述第二区域进行调整控制栅极阈值电压的第一次离子注入和第二次离子注入，并且所述第二次离子注入还覆盖所述第一区域；
S7：在所述第一区域形成第一部分选择栅极，在所述第二区域形成浮置栅极；
S8：回刻蚀所述隔离介质以在所述浮置栅极之间形成开口；
S9：在所述第二区域形成层间介质层；
S10：在所述第一区域形成第二部分选择栅极，在所述第二区域的层间介质层上方形成控制栅极。
本实施例主要以基底上类比于图1中AA'及BB'方向的图4中的AA'及BB'方向进行图示介绍。图3a至图3k是本发明实施例闪存阵列的制作方法实施过程中的剖面示意图。下面首先结合步骤S1至S9以及图3a至图3k对本实施例中闪存阵列的制作方法进行介绍。
首先，实施步骤S1，参照图3a，提供一基底100。基底100上具有第一区域Ⅰ和第二区域Ⅱ，第一区域Ⅰ(类比于图1中基底10的AA'方向)计划形成选择栅极(或选择管)，第二区域Ⅱ(类比于图1中基底10的BB'方向)计划形成浮置栅极和控制栅极(或存储管)。
基底100的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。基底100还可以根据设计需求注入一定的掺杂离子以改变电学参数。
然后，继续参照图3a，实施步骤S2，在图3a所示的基底100上(包括第一区域Ⅰ和第二区域Ⅱ，下同)依次沉积衬垫氧化层101、氮化硅层102和介质掩模层103，其中，衬垫氧化层101沉积在基底100的表面上，衬垫氧化层101的材料优选氧化硅，形成衬垫氧化层101的方法优选热氧化或沉积，其厚度约衬垫氧化层101可以减少氮化硅层102与基底100间的应力；氮化硅层102沉积在衬垫氧化层101的表面上，该氮化硅层102可以作为后续平坦化的停止层，形成氮化硅层102的方法优选化学气相沉积法(chemical vapordeposition，CVD)，其厚度约介质掩模层103沉积在氮化硅层102的表面上，形成介质掩模层103的方法优选化学气相沉积法，介质掩模层103的材料优选为氮氧化硅，它能够减小衬垫氧化层101、氮化硅层102对刻蚀工艺的反射影响，提高刻蚀工艺的精准度，并且能够防止氮化硅层102在后续的刻蚀过程中受到损伤导致平坦化效果不佳，以及防止后续所形成的浅沟槽隔离结构105(见图3c)裂化。介质掩模层103的厚度优选在之间。
接着进行步骤S3，如图3b所示，刻蚀介质掩模层103、氮化硅层102、衬垫氧化层101以及基底100以形成浅沟槽104。
具体的，刻蚀优选各向异性的干法刻蚀，干法刻蚀采用目前常用的刻蚀气体进行刻蚀，优选采用选自HBr、Cl2、SF6、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体，并通过对刻蚀过程中激发功率、偏置电压、刻蚀气体压力、流量等参数的控制得到适用的浅沟槽104。
接着进行步骤S4，如图3c所示，在浅沟槽104内填充隔离介质，然后去除剩余的介质掩模层103和氮化硅层102。具体的，可以先在浅沟槽104内壁形成氧化层，然后向浅沟槽104内填充隔离介质，并对浅沟槽104进行氧化修复，该隔离介质例如是氧化硅。在浅沟槽104内壁上形成氧化层能够提高后续填充的隔离介质的填充效果。该氧化层的形成方法优选热氧化工艺或沉积工艺，具体的工艺操作本领域技术人员可以参考现有技术进行。
然后对隔离介质做平坦化处理，暴露出氮化硅层102，并刻蚀去除剩余的介质掩模层103和氮化硅层102得到如图3c所示的剖面结构。本步骤中的刻蚀优选采用湿法刻蚀。所形成的浅沟槽隔离结构105隔离出的区域后续可用于形成闪存阵列的有源区。
继续进行步骤S5，如图3d，在第一区域Ⅰ和第二区域Ⅱ进行形成阱区的离子注入。本实施例中基底100例如为P型半导体基底，所以优选采用离子注入的方式形成N阱区。在本发明的其他实施例中，当基底100为N型时，本领域技术人员可以对阱区的类型作出相应的变化。关于阱区形成中各离子注入的具体工艺可以参考现有技术进行，此处不再赘述。
接着进行步骤S6，在第二区域Ⅱ进行调整控制栅极阈值电压的第一次离子注入CG1和第二次离子注入CG2，并且所述第二次离子注入CG2还覆盖第一区域Ⅰ。
具体的，如图3e所示，首先，利用光阻层106保护第一区域Ⅰ及其它区域(例如逻辑电路区域)，在第二区域Ⅱ(计划形成浮置栅极和控制栅极的区域)进行第一次离子注入CG1，以实现对控制栅极的阈值电压的初步调整。对第二区域Ⅱ进行第一次离子注入CG1时，优选使用的离子为P和As，P的能量为50～60keV，P的剂量为8E12～1E13离子/cm2，As的能量为45～55keV，As的剂量为4E12～6E12离子/cm2。
在完成对第二区域Ⅱ的第一次离子注入CG1之后，还需要对第二区域Ⅱ进行第二次离子注入CG2以实施对控制栅极的第二次阈值电压调整。利用两次离子注入(CG1和CG2)完成对第二区域Ⅱ的阈值电压调整，两次离子注入的能量和剂量均不相同，从而可实现对控制栅极阈值电压的精确控制。
具体的，如图3f，由于在第二次离子注入CG2过程中衬垫氧化层101可能会遭到破坏，为了避免对高压电路区域产生影响，优选刻蚀去除衬垫氧化层101，然后在基底100上生长如图3f所示的栅极氧化层107，栅极氧化层107通常为高压栅极介质层。
在此需要说明的是，去除衬垫氧化层101之前还可以包括对基底100的表面进行退火处理，这是因为在离子注入过程中，高能掺杂物离子容易对靠近基底100表面的晶体结构造成破坏，为了更好的满足闪存器件的性能需求，利用退火处理对受损的晶格进行修复。
可采用湿法刻蚀去除衬垫氧化层101，栅极氧化层107优选采用快速热氧化工艺或高温炉管生长工艺生长而成。为了使栅极氧化层107对第一区域Ⅰ和第二区域Ⅱ形成理想的保护作用，优选栅极氧化层107的厚度为在此需要说明的是，在基底100表面生长栅极氧化层107的同时，在浅沟槽隔离结构105的表面上也会同时生长了一层很薄的氧化层(未示出)。
本实施例在第二区域Ⅱ进行了调整控制栅极阈值电压的第一次离子注入CG1和第二次离子注入CG2，并且该第二次离子注入CG2还覆盖第一区域Ⅰ。
具体的，如图3f所示，在对第二区域Ⅱ进行调整控制栅极阈值电压的第二次离子注入CG2时，也对计划形成选择栅极的第一区域Ⅰ进行离子注入。第二次离子注入CG2例如可采用的注入离子为P和As，P的能量为80～120keV，P的剂量为5E11～2E12离子/cm2，As的能量为160～180keV，As的剂量为3E12～5E12离子/cm2。
上述对第二区域Ⅱ的控制栅极的第二次阈值电压调整(CG2)同时覆盖用于形成选择栅极的第一区域Ⅰ的理由主要是，一方面，通常选择栅极的阈值电压小于控制栅极的阈值电压，例如控制栅极的阈值电压为2.1V，选择栅极的阈值电压为0.8V。因此可以先对控制栅极的阈值电压进行进行预调整，然后再将对选择栅极的阈值电压调整与对控制栅极的阈值电压的第二次调整(CG2)合并进行；另一方面，发明人研究发现，通过上述方法，对第一区域Ⅰ和第二区域Ⅱ经过离子注入后的氧化物进行湿法刻蚀，可以明显提高刻蚀的速率，换言之，对所述第二区域Ⅱ进行调整控制栅极阈值电压的第二次离子注入CG2的同时，对所述第一区域进行离子注入，有利于后续对基底100表面上方的隔离介质进行刻蚀。
完成在第一区域Ⅰ和第二区域Ⅱ进行的上述离子注入后，可刻蚀去除栅极氧化层107。
如图3g所示，进行步骤S7，在第一区域Ⅰ形成第一部分选择栅极109，在第二区域Ⅱ形成浮置栅极110。
具体的，如图3g，可以在完成步骤S5的基底100表面上形成隧穿氧化层108(栅极氧化层107被去除)和第一导电材料层，然后，对第一导电材料层进行平坦化在第二区域Ⅱ形成浮置栅极110，在第一区域Ⅰ形成第一部分选择栅极109。
本实施例中，所形成的隧穿氧化层108有利于阻止在进行离子注入时，离子有可能穿过浮置栅极110进入基底100，进而影响基底100的电压状态，对闪存形成造成不利影响。形成隧穿氧化层108的方法可以采用现有技术中常用的热炉管工艺或快速热氧化工艺。本实施例中，隧穿氧化层108的材料可以为氧化硅或掺氮的氧化硅。厚度约
本实施例中第一导电材料层可以是多晶硅。所述第一导电材料层可采用本领域常用的沉积方法形成，为了减小输入电压损失，使输入电压在理想状况下无损失地到达耗尽层，还可以包括对第二区域Ⅱ形成的浮置栅极110进行离子注入的过程。该离子注入过程所使用的离子例如为P，能量为10～20keV，P的剂量为1E15～3E15离子/cm2。
在本发明的其他实施例中，形成掺杂有P型离子的浮置栅极110也可以采用同时通入硅源气体和磷源气体进行化学气相沉积工艺形成。
平坦化所述第一导电材料层时，可以对基底100表面上方的隔离介质进行研磨，以准确控制浮置栅极110的厚度，浮置栅极110的厚度例如为
如图3h所示，进行步骤S8，回刻蚀隔离介质以在浮置栅极110之间形成开口。
步骤S8去除基底100表面上方的隔离介质从而使浅沟槽隔离结构105位于基底100表面及内部，去除隔离介质可采用湿法刻蚀。
本实施例在步骤S6中，在第二区域Ⅱ进行调整控制栅极阈值电压的第二次离子注入CG2的同时，对第一区域Ⅰ也进行相同条件的离子注入。由于经离子注入后的氧化物进行湿法刻蚀，刻蚀速率较快，这样通过控制刻蚀的条件，可以将第一区域Ⅰ的浅沟槽隔离结构105顶部的隔离介质刻蚀干净，如图3h所示。
本实施例中，湿法去除基底100表面上方的隔离介质所用的刻蚀液可以是氢氟酸(HF)或者缓冲氧化物刻蚀酸(BOE)，刻蚀时间为2～10分钟。
相对于现有工艺，本实施例经过第二次离子注入CG2的第一区域Ⅰ，基底100表面上方的隔离介质被刻蚀得较为干净。并且，在第二区域Ⅱ，浮置栅极110之间的距离可以减小，即可以设计增加控制栅极下方的有源区宽度，从而有利于增加浮置栅极110和后续形成的控制栅极之间的耦合面积，提高耦合率。
如图3i所示，进行步骤S9，在第二区域Ⅱ形成层间介质层111。
具体的，首先在完成步骤S8后的基底100上形成层间介质层111。层间介质层111作为浮置栅极和控制栅极之间的隔离层。
本实施例中，层间介质层111可以是包括依次形成的氧化层(例如氧化硅)、氮化层(例如氮化硅)和氧化层(例如氮氧化硅)(oxide-nitride-oxide，ONO)的三层结构。层间介质层111的沉积方法可以是化学气相沉积工艺。
本实施例在步骤S6中，在对第二区域Ⅱ进行调整控制栅极阈值电压的第二次离子注入CG2的同时，对第一区域Ⅰ也进行相同条件的离子注入。由于离子注入后的氧化物在湿法刻蚀时的刻蚀速率较快，从而可以较容易地将第一区域Ⅰ的浅沟槽隔离结构105位于基底100表面上方的隔离介质刻蚀干净。
如图3j所示，接着去除第一区域Ⅰ的层间介质层111。而在第二区域Ⅱ保留层间介质层111，以便后续形成的控制栅极通过层间介质层111耦合浮置栅极110。去除第一区域Ⅰ的层间介质层111可采用本领域常用的湿法或干法刻蚀。
如图3k所示，进行步骤S10，在第一区域Ⅰ形成第二部分选择栅极112，在第二区域Ⅱ的层间介质层111上方形成控制栅极113。
具体的，首先在完成步骤S9基底100上形成第二导电材料层，并且刻蚀第二导电材料层在第二区域Ⅱ形成控制栅极113，并且在第一区域Ⅰ形成第二部分选择栅极112。本实施例所涉及的闪存阵列的选择栅极114包括第一部分选择栅极109和第二部分选择栅极112。
需要说明的是，在基底100上形成第二导电材料层之后，还可包括对第二导电材料层进行离子注入以使得控制栅极113和选择栅极114成为P型或N型形态，该离子注入可以利用本领域公知的工艺，此处不再赘述。
另外还需要说明的是，在形成控制栅极113之后，还可在基底100上被浅沟槽隔离结构105隔离的区域形成相应的源区域、漏区域、字线以及位线等，并形成有源区115(参考图4)，从而形成完整的闪存阵列。
本实施例中，通过步骤S6在第二区域Ⅱ进行调整控制栅极阈值电压的第一次离子注入CG1和第二次离子注入CG2，并且第二次离子注入CG2还覆盖第一区域Ⅰ，经过离子注入的氧化物湿法刻蚀速率加快，高于基底100表面的隔离介质较容易被去除，使得由第一部分选择栅极109和第二部分选择栅极112共同形成的选择栅极114成为完整的条形导电材料(例如多晶硅条)，后续在闪存阵列工作过程中施加在选择栅极114上的电压会更加均匀。因此，使用本实施例提供的闪存阵列的制作方法制作的闪存阵列，可以减少选择栅极114上的选择栅引出孔116的数量，参照图4，该选择栅引出孔116可以直接设置在整条选择栅极114(例如为整根条形多晶硅)的两端。从而在闪存阵列的中间部分可以不必设置选择栅极引出孔，图1中b的值在本实施例中可以设计减小，使之与相邻区域的浅沟槽隔离区域105宽度一致即可。
此外，通过在步骤S6中对第二区域Ⅱ和第一区域Ⅰ同时进行上述第二次离子注入CG2，经过离子注入的氧化物(本实施例中主要指浅沟槽隔离结构105中的隔离介质)湿法刻蚀速率加快，通过控制湿法刻蚀的条件，使得一方面保证基底100中形成的浅沟槽隔离结构105形成有效填充，另一方面在基底100表面上方的隔离介质可以被去除得较为干净，从而在选择栅极114中残留隔离介质和层间介质层的可能性较小，选择栅极114的均匀性较好。
本实施例还涉及一种闪存阵列，其形成方法包括上述闪存阵列的形成方法。图4是本发明实施例中闪存阵列的平面示意图。如图4所示，多个有源区115均匀分布，在同一方向上(例如图4中的纵向上)，多个有源区115的间隙宽度相等。利用本实施例闪存阵列的制作方法，可以省掉在闪存阵列中间设置选择栅极引出孔的步骤，在工艺上也可以节约工序。
如图4所示的闪存阵列，其中，选择栅极114的形状为长条形，选择栅极114包括位于该长条形的两端的端部，由于形成选择栅极114的第一区域Ⅰ的隔离介质较为容易被湿法去除干净，因而在第一区域Ⅰ不会残留隔离介质以及层间介质层，从而可以得到均匀的选择栅极114，有利于后续施加在选择栅极114上的电压达到均匀，因此在闪存阵列中不需要设置选择栅引出孔，而只需在闪存阵列上选择栅极114的端部(具体例如在第二部分选择栅极114上)设置选择栅引出孔116即可，本实施例中，可将选择栅引出孔116设置在闪存阵列的端部，从而可以简化闪存阵列的设计，节约工序。
本实施例在有源区115，还可以包括用以连接源区域和/或漏区域的接触孔(未示出)。
总之，本实施例针对现有工艺形成的选择栅极电压不均匀，需要每隔一定数量的位线制作选择栅引出孔以便与后端电压相连的问题，本实施例提供了一种新的技术方案：通过扩大调整控制栅极阈值电压的第二次离子注入的覆盖范围，可以使得后续形成的选择栅极形成整条的导电材料层(例如多晶硅)，从而使得闪存阵列工作中作用在选择栅极上的电压更加均匀；另一方面，通过本实施例提供的方案，在闪存阵列的设计时，可以省去在闪存阵列内部设置选择栅引出孔的步骤，而只需将选择栅引出孔放在闪存阵列上整条选择栅极的端部(可位于闪存芯片端部)即可。另外，用于设置选择栅极的第一区域Ⅰ的基底表面上方的隔离介质可以被刻蚀得较为干净，第二区域Ⅱ的浮置栅极110的距离可以更接近，从而可以增加浮置栅极和控制栅极113之间的耦合面积，提高耦合率。
需要说明的是，本说明书实施例采用递进的方式描述，对于实施例公开的结构而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种闪存阵列的制作方法，其特征在于，包括：
提供一基底，所述基底上分布有多个计划形成选择栅极的第一区域和计划形成控制栅极的第二区域；
在所述基底上依次形成衬垫氧化层、氮化硅层和介质掩模层；
刻蚀所述介质掩模层、所述氮化硅层、所述衬垫氧化层以及所述基底以形成浅沟槽；
在所述浅沟槽内填充隔离介质，然后去除剩余的所述介质掩模层和所述氮化硅层；
在所述第一区域和所述第二区域进行形成阱区的离子注入；
在第二区域进行调整控制栅极阈值电压的第一次离子注入和第二次离子注入，并且所述第二次离子注入还覆盖所述第一区域；
在所述第一区域形成第一部分选择栅极，在所述第二区域形成浮置栅极；以及
回刻蚀所述隔离介质以在所述浮置栅极之间形成开口。
2.如权利要求1所述的闪存阵列的制作方法，其特征在于，在回刻蚀所述隔离介质的步骤之后，还包括：在所述第一区域和所述第二区域形成层间介质层，然后去除所述第一区域的层间介质层。
3.如权利要求2所述的闪存阵列的制作方法，其特征在于，在去除所述第一区域的层间介质层的步骤之后，还包括：在所述第一区域形成第二部分选择栅极，其中，所述闪存阵列的选择栅极包括所述第一部分选择栅极和所述第二部分选择栅极。
4.如权利要求3所述的闪存阵列的制作方法，其特征在于，所述选择栅极的形状为长条形，所述选择栅极包括位于所述长条形的两端的端部，所述闪存阵列的制作方法还包括在所述选择栅极的端部形成选择栅引出孔。
5.如权利要求2所述的闪存阵列的制作方法，其特征在于，还包括在所述第二区域的层间介质层上方形成控制栅极。
6.如权利要求1所述的闪存阵列的制作方法，其特征在于，回刻蚀所述隔离介质以在所述浮置栅极之间形成开口的方法包括湿法刻蚀，所述湿法刻蚀采用氢氟酸或者缓冲氧化物刻蚀酸。
7.如权利要求6所述的闪存阵列的制作方法，其特征在于，所述湿法刻蚀的时间为2～10分钟。
8.如权利要求1至7任一项所述的闪存阵列的制作方法，其特征在于，所述第一次离子注入使用的离子为P和As，其中，P的能量为50～60keV，As的能量为45～55keV。
9.如权利要求1至7任一项所述的闪存阵列的制作方法，其特征在于，所述第二次离子注入使用的离子为P和As，其中，P的能量为80～120keV，As的能量为160～180keV。
10.一种闪存阵列，采用包括如权利要求1～9中任一项所述的闪存阵列的制作方法形成，其特征在于，所述闪存阵列包括多个有源区，所述有源区在同一方向上的间隙宽度相等。
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