CN102593061A - 分立栅快闪存储器及其制造方法 - Google Patents

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一种分立栅快闪存储器制造方法，包括：提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开口的刻蚀阻挡层，所述开口暴露衬底；以所述刻蚀阻挡层为掩膜沿所述开口刻蚀所述衬底，在第一区域衬底内形成凹槽；在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；形成覆盖所述浮栅和衬底的阻挡层；形成覆盖阻挡层的字线。相应地，本发明还提供根据上述方法得到的分立栅快闪存储器。利用本发明提供的分立栅快闪存储器及其制造方法可以克服短沟道效应，并且有利于实现器件的小型化。

Description

分立栅快闪存储器及其制造方法
技术领域
本发明涉及一种快闪存储器，尤其涉及一种分立栅快闪存储器及其制造方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个现有的分立栅快闪存储器的结构示意图。每个存储单元包括两个存储管10和与之相邻的擦除栅20(EG：erasing gate)。图1中主要包括一个存储单元，该存储单元的两个存储晶体管共用一个擦除栅20，所述存储晶体管包括浮栅11、控制栅13，所述浮栅11与控制栅13间具有层间绝缘层(未标记)；同时在控制栅13和层间绝缘层两侧形成有侧墙12，所述浮栅11靠近层间绝缘层的一侧两边被刻掉部分，且所述侧墙12位于所述浮栅11的被刻掉的部分上。所述擦除栅20与浮栅11之间具有隧穿绝缘层14。
由于所述浮栅11的物理特性与结构，其可以储存电荷，根据储存电荷的情况，可以通过在浮栅11上存在或者不存在电荷来表示二进制状态。从而可以存储一位二进制数据。浮栅11中储存电荷的状态和其所代表的二进制数据(0或1)之间的对应关系可以有不同的定义，一般而言，当浮栅11被注入负电子时，该位就由数字“1”被写成“0”，这一过程为写入，也可称为编程模式；相对的，当负电子从浮栅11中移走后，该位就由数字“0”变成“1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨，其中编程时通常采用隧穿注入(channel hot injection)机理。在编程时，源极15接地，控制栅的电压大于漏极电压时，浮栅11与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速，能从沟道跃迁到浮栅11中，从而完成编程。擦除信息时通常运用Fowler-Nordheim(简写F-N)隧道效应，此时控制栅13接地，擦除栅20加正电压，电子由浮栅11隧穿至擦除栅20，完成对浮栅11中电荷的擦除。
现有的分立栅快闪存储器中，结构较为复杂，影响器件按比例缩小，尤其进入130nm特征尺寸之后，器件结构的对准以及部分形成工艺难以实现，造成良品率或者器件性能的下降。
发明内容
本发明解决的问题是提供一种可以提高分立栅快闪存储器性能，并且有利于分立栅快闪存储器小型化的分立栅快闪存储器及其制造方法。
为解决上述问题，本发明提供的一种分立栅快闪存储器制造方法，包括：
提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开口的刻蚀阻挡层，所述开口暴露衬底；
以所述刻蚀阻挡层为掩膜沿所述开口刻蚀所述衬底，在第一区域衬底内形成凹槽；
在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；形成覆盖所述浮栅和衬底的阻挡层；形成覆盖所述阻挡层的字线。
优选地，形成覆盖第一区域和第二区域的字线的步骤包括：形成覆盖所述阻挡层的第二多晶硅层；在所述第二多晶硅层表面形成光刻胶层，以所述光刻胶层为掩膜，刻蚀所述第二多晶硅层，直至暴露所述衬底，形成字线。
优选地，所述第二区域的宽度不超过0.18微米。
优选地，所述阻挡层的厚度不超过100埃。
优选地，所述第一凹槽的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻工艺最小尺寸之差的二分之一。
相应地，本发明还提供一种分立栅快闪存储器，包含：衬底，所述衬底包含至少两个第一区域以及位于第一区域之间的第二区域；快闪存储单元，所述快闪存储单元包含：部分位于第一区域衬底内的浮栅；所述浮栅与衬底与隧穿层隔离；覆盖第一区域和第二区域的字线，所述字线与浮栅及衬底通过阻挡层隔离。
优选地，所述第二区域的宽度不超过0.18微米。
优选地，浮栅嵌入衬底中的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻工艺最小尺寸之差的二分之一。
优选地，所述阻挡层的厚度不超过100埃。
与现有技术相比，本发明将浮栅嵌入衬底，具有以下优点：
第一，沟道长度等于浮栅的长度加上两倍的浮栅厚度，从而克服了短沟道效应；
第二，在同样的沟道长度下，利用本发明所提供的分立栅快闪存储器及其制造方法可以减小浮栅的宽度，从而有利于实现器件的小型化；
第三、可以实现长字线沟道，且简化工艺。
附图说明
图1是现有的分立栅快闪存储器剖面示意图；
图2是本发明所提供的分立栅快闪存储器制造方法流程示意图；
图3是本发明的一个实施例所提供的分立栅快闪存储器制造方法流程示意图；
图4至图9是本发明的实施例的示意图；
图10是本发明一个实施例中，热电子运动方向示意图。
具体实施方式
由背景技术可知，现有的分立栅快闪存储器中，结构较为复杂，器件结构的对准以及部分形成工艺难以实现，造成良品率或者器件性能的下降。一种解决的办法是省略专用的擦除栅，但是受现有光刻工艺的制约，沟道长度难以进一步减小，并且短沟道效应也是制约分立栅快闪存储器发展重要原因之一。
本发明的发明人针对上述问题进行研究，在本发明中提供一种可以克服短沟道效应，并且有利于器件小型化的分立栅快闪存储器及其制造方法。
图2为本发明所提供的分立栅快闪存储器制造方法的流程示意图，本发明所提供的分立栅快闪存储器制造方法，包含：
步骤S101，提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开口的刻蚀阻挡层，所述开口暴露衬底；
步骤S102，以所述刻蚀阻挡层为掩膜沿所述开口刻蚀所述衬底，在第一区域衬底内形成凹槽；
步骤S103，在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；
步骤S104，形成覆盖所述浮栅和衬底的阻挡层；
步骤S105，形成覆盖所述阻挡层的字线。
本发明所提供的分立栅快闪存储器及其制造方法具有以下优点：第一，沟道长度等于浮栅的长度加上两倍的浮栅厚度，从而克服了短沟道效应；第二，在同样的沟道长度下，利用本发明所提供的分立栅快闪存储器及其制造方法可以减小浮栅的宽度，从而有利于实现器件的小型化；第三、可以实现长字线沟道，且简化工艺。
下面结合附图和实施方式对本发明所提供的本发明所提供的分立栅快闪存储器制造方法进行详细描述。图3为本发明的一个实施例的流程示意图，本实施例包括：
步骤S201，提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开口的刻蚀阻挡层，所述开口暴露衬底；步骤S202，以所述刻蚀阻挡层为掩膜沿所述开口刻蚀所述衬底，在第一区域衬底内形成凹槽；
步骤S203，在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；
步骤S204，形成覆盖所述浮栅和衬底的阻挡层；
步骤S205，在阻挡层表面形成第二多晶硅层；
步骤S206，在所述第二多晶硅层表面形成光刻胶层，以所述光刻胶层为掩膜，刻蚀所述第二多晶硅层，直至暴露所述衬底，形成字线。
请参考图4，提供衬底201，所述衬底201包括至少两个第一区域I以及位于第一区域I之间的第二区域II，所述衬底201表面形成含有开口的刻蚀阻挡层202，所述开口暴露衬底201。
所述衬底201的材质可以为硅、锗硅、绝缘体上硅等。所述衬底的作用是在后续过程中形成分立栅快闪存储单元，分立栅快闪存单元的隧穿载流子可以为电子，也可为空穴，当隧穿载流子为电子时，待形成分栅闪存单元的衬底201部分为P型，可通过注入硼离子实现。当隧穿载流子为空穴时，待形成分栅闪存单元的衬底201部分为N型，可通过注入磷离子实现。本实施例的存储器件采用电子作为载流子。
分立栅快闪存储器包含若干个存储单元，每个存储单元包含两个存储晶体管和两个存储晶体管共用的字线，相邻存储单元之间以隔离结构隔开，在本实施例中，示意性地以一个存储单元为例。
所述第一区域I用于在后续过程中形成浮栅，第一区域I的宽度大于或者等于后续形成的浮栅的厚度，在本实施例中，第一区域I的宽度大于后续形成的浮栅的厚度。所述第二区域II用于在后续步骤中形成字线，所述第二区域的宽度不超过0.18微米。
所述刻蚀阻挡层202的材料是与多晶硅具有较高的刻蚀选择比的介质材料，在本实施例中，所以刻蚀阻挡层202的材料选择的是氮化硅。
参考图5，以所述刻蚀阻挡层202为掩膜沿所述开口刻蚀所述衬底201，在第一区域I衬底内形成凹槽203。
可以采用现有的刻蚀工艺刻蚀所述衬底201，在本实施例中，采用干法刻蚀工艺形成所述凹槽203，因为利用干法刻蚀工艺去除氮化硅已是本领域技术人员熟知的技术，故在此不再详述。所形成的凹槽203用于在后续步骤中形成浮栅。所形成的凹槽203的形状是半圆形或者倒梯形或者其他规则或者不规则的形状，在本实施例中，所形成的凹槽203的形状是长方形，宽度小于第一区域I的宽度，所述凹槽203的深度由光刻工艺尺寸和存储单元避免短沟道效应所需要的最小尺寸所决定，所述沟槽的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻工艺最小尺寸之差的二分之一。
参考图6，在所述凹槽203表面形成隧穿层204，形成填满所述凹槽203且厚度大于所述凹槽深度的浮栅205。
所述隧穿层204一方面可以修复在前述步骤中刻蚀形成沟槽的过程中对衬底的破坏，另一方面是隔离后续形成的浮栅与衬底。在本实施例中，所述隧穿层204的材料是二氧化硅，用现有的化学气相沉积工艺形成。
在本实施例中，所述浮栅205的材料是多晶硅，可以采用化学气相沉积或者低压化学气相沉积工艺形成填充满所述凹槽203的多晶硅层，所形成的多晶硅层覆盖整个衬底表面。为了提高分立栅快闪存储器工作时，隧穿载流子的迁移速率，可以对多晶硅层进行掺杂，因为本实施例中隧穿载流子为电子，因此进行n型掺杂，掺杂离子可以是磷、砷等五价元素，掺杂方法可以选择原位掺杂法。然后对所述多晶硅层进行平坦化处理，直至暴露所述刻蚀阻挡层202，形成浮栅205。在本实施例中，对所述多晶硅层进行平坦化处理选择的是化学机械研磨法。在本发明的其他实施例中，浮栅205的材料还可以选择其他材料，比如金属或者合金材料。
所暴露的刻蚀阻挡层202可以根据工艺的需要选择在后续步骤中去除或者不去除，在本实施例中，选择含磷酸的试剂去除所暴露的刻蚀阻挡层202，因为多晶硅、二氧化硅不溶于磷酸，所以在去除刻蚀阻挡层2021的过程中不会造成对浮栅205或者隧穿层204的破坏。
继续参考图6，由几何关系可以得知，沟道的长度C等于浮栅205的宽度D与浮栅厚度L的两倍之和，即，C＝D+2L。
参考图7，形成覆盖所述浮栅205和衬底201的阻挡层206。
所述阻挡层206的材料选择二氧化硅，形成工艺可以选择现有的化学气相沉积工艺。优选地，所述阻挡层206厚度不超过100埃。形成所述阻挡层206的工艺为本领域技术人员所熟知，故在此不再详述。
参考图8，在阻挡层206表面形成第二多晶硅层207。
所述多晶硅层207的厚度为1000-2000埃，可以利用现有的沉积工艺，比如化学气相沉积法形成。
参考图9，在所述第二多晶硅层207表面形成光刻胶层，以所述光刻胶层为掩膜，刻蚀所述第二多晶硅层207，直至暴露所述衬底201，形成字线208。
在所述第二多晶硅层207表面形成光刻胶层，所述光刻胶层定义了后续形成的字线208的位置和宽度；以所述光刻胶层为掩膜，刻蚀所述多晶硅层207，直至暴露所述衬底201，形成字线208。
两个存储晶体管共用字线208，且字线208宽度大，在现有技术中，字线一般是位于第二区域II，与现有技术相比，本发明实现长字线沟道的同时简化了形成字线的工艺。在本实施例中，还包括在去除隧穿氧化层206暴露的部分，并在字线208两侧形成侧墙209，形成源区210，漏区210，形成位线(未示出)，以及形成导电插塞(未示出)等工艺，因为这些工艺为本领域技术人员所熟知，故在此不再详述。
利用上述方法所形成的分立栅快闪存储器沟道长度等于浮栅的长度加上两倍的浮栅厚度，从而克服了短沟道效应；此外，在同样的沟道长度下，利用上述方法可以减小浮栅的宽度，从而有利于实现器件的小型化，同时，利用上述方法可实现长字线沟道，而不会对有源区产生破坏，并且简化了形成字线的工艺。
相应地，本发明还提供利用上述方法所形成的分立栅快闪存储器。
继续参考图9，本发明所提供的分立栅快闪存储器包含：衬底201，所述衬底201包含至少两个第一区域I以及位于第一区域I之间的第二区域II；快闪存储单元，所述快闪存储单元包含：部分位于第一区域I衬底内的浮栅205；所述浮栅205与衬底201以隧穿层204隔离；覆盖第一区域I和第二区域II的字线208，所述字线208与浮栅205及衬底201通过阻挡层206隔离。
浮栅205嵌入衬底201中的深度由光刻工艺尺寸和避免短沟道效应所需的最小尺寸所决定。浮栅205嵌入衬底201中的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻工艺最小尺寸之差的二分之一。
采用本实施例所述的分立栅快闪存储器，通过将所述的浮栅205嵌入衬底201中，可以在相同光刻尺度的情况下，有效的增加器件的沟道长度，从而避免了器件的短沟道效应，提高了存储器件阵列在编程状态下的抗干扰性能；同时请参考图10，图10中示例性地表示了对存储单元中的一个子单元编程时，热电子的运动方向为v，由于器件沟道垂直于存储晶体管浮栅，沟道中热电子运行方向v与浮栅正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。并且，在器件尺寸不断减小的大趋势下，本实施例所述的分立栅快闪存储器可以减小单个闪存单元的面积，提高器件的密度的作用。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种分立栅快闪存储器制造方法，其特征在于，包括：
提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开口的刻蚀阻挡层，所述开口暴露衬底；
以所述刻蚀阻挡层为掩膜沿所述开口刻蚀所述衬底，在第一区域衬底内形成凹槽；
在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；
形成覆盖所述浮栅和衬底的阻挡层；
形成覆盖所述阻挡层的字线。
2.依据权利要求1的分立栅快闪存储器制造方法，其特征在于，形成覆盖第一区域和第二区域的字线的步骤包括：
形成覆盖所述阻挡层的第二多晶硅层；
在所述第二多晶硅层表面形成光刻胶层，以所述光刻胶层为掩膜，刻蚀所述第二多晶硅层，直至暴露所述衬底，形成字线。
3.依据权利要求2的分立栅快闪存储器制造方法，其特征在于，所述第二区域的宽度不超过0.18微米。
4.依据权利要求2的分立栅快闪存储器制造方法，其特征在于，所述阻挡层的厚度不超过100埃。
5.依据权利要求1的分立栅快闪存储器制造方法，其特征在于，所述凹槽的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻工艺最小尺寸之差的二分之一。
6.一种分立栅快闪存储器，其特征在于，包含：
衬底，所述衬底包含至少两个第一区域以及位于第一区域之间的第二区域；
快闪存储单元，所述快闪存储单元包含：部分位于第一区域衬底内的浮栅；
所述浮栅与衬底以隧穿层隔离；覆盖第一区域和第二区域的字线，所述字线与浮栅及衬底通过阻挡层隔离。
7.依据权利要求6的分立栅快闪存储器，其特征在于，所述第二区域的宽度不超过0.18微米。
8.依据权利要求6的分立栅快闪存储器，其特征在于，浮栅嵌入衬底中的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻工艺最小尺寸之差的二分之一。
9.依据权利要求6的分立栅快闪存储器制造方法，其特征在于，所述阻挡层的厚度不超过100埃。
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