CN105140228B - 一种嵌入式闪存结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体器件技术领域，尤其涉及一种嵌入式闪存结构及其制备方法，首先提供一制备有第一凸起结构和第二凸起结构的硅衬底，并于硅衬底的凸起结构上分别刻蚀形成第一通孔和第二通孔，于第一通孔的侧壁制备氧化层，于第二通孔的侧壁制备栅氧化层，然后在第一通孔中制备擦除栅极，在第二通孔中制备字线栅极，该方法有效改善擦除栅到浮栅之间的遂穿氧化层沉积前的工艺，以实现擦除栅到浮栅的耦合比的降低，从而有效提高了55nm嵌入式闪存的擦除效率。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种嵌入式闪存结构及其制备方法。
背景技术
众所周知，55nm的嵌入式闪存的擦除栅和浮栅之间的耦合比的大小直接影响嵌入式闪存(eflash)的擦除效率，当前技术中是在控制栅制作完成之后沉积二氧化硅和氮化硅的侧墙，然后进行侧墙刻蚀形成侧墙层。再利用侧墙层作为自对准进行浮栅的刻蚀来形成擦除栅和浮栅之间的交叠区。
采用在浮栅和擦除栅之间沉积一层遂穿氧化层以达到使浮栅和擦除栅隔离的方法解决这一问题，该种方法的确在一定程度上提高了嵌入式闪存的擦除效率，但是，该依靠该方法制作擦除栅到浮栅的耦合比难以继续降低。
因此，如何继续降低擦除栅到浮栅的耦合比以提高55nm嵌入式闪存擦除效率成为本领域技术人员面临的一大难题。
发明内容
鉴于上述问题，本发明提供一种嵌入式闪存的结构及其制备方法，旨在提高闪存的擦除效率，通过首先提供一制备有第一凸起结构和第二凸起结构的硅衬底，并于硅衬底的凸起结构上分别刻蚀形成通孔，于第一通孔的侧壁制备氧化层，于第二通孔的侧壁制备栅氧化层，然后在第一通孔中制备擦除栅极，在第二通孔中制备字线栅极，该技术方案具体为：
一种嵌入式闪存结构的制备方法，其中，所述方法包括：
提供一硅衬底，并于所述硅衬底上制备第一凸起和第二凸起；
依次于所述制备有所述第一凸起和所述第二凸起的上表面制备第一遂穿氧化层、浮栅多晶硅层、ONO层(氧化硅-氮化硅-氧化硅)、控制栅多晶硅层和氮化硅层；
刻蚀所述第一凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第一开口及刻蚀所述第二凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第二开口；
于所述第一开口的侧壁制备氧化层；
继续刻蚀所述第一开口底部的浮栅多晶硅层至所述第一遂穿氧化层形成第一凹槽及刻蚀所述第二开口底部的浮栅多晶硅层至所述第一遂穿氧化层形成第二凹槽；
于所述第二凹槽的侧壁制备栅氧化层及于所述第二开口的侧壁制备栅氧化层；
于所述第一开口及所述第一凹槽中制备擦除栅极，于所述第二开口和所述第二凹槽中制备字线栅极。
上述的嵌入式闪存结构的制备方法，其中，上述方法中于所述第一开口的侧壁制备氧化层的步骤还包括：
沉积氧化层材料使所述氧化层材料填充满所述第一开口和所述第二开口；
刻蚀所述氧化层材料，于所述第一开口的侧壁制备一氧化层及刻蚀去除所述第二通孔内的氧化层材料。
上述的嵌入式闪存结构的制备方法，其中，所述方法中于第二凹槽的侧壁制备栅氧化层及于所述第二凹槽的底部制备栅氧化层的步骤还包括：
于所述第二开口及所述第二凹槽中沉积第二遂穿氧化层材料，使所述第二遂穿氧化层材料充满所述第二凹槽和所述第二开口；
刻蚀所述第二遂穿氧化层材料至所述第一遂穿氧化层。
上述的嵌入式闪存结构的制备方法，其中，所述第一遂穿氧化层材料与所述第二遂穿氧化层材料相同。
上述的嵌入式闪存结构的制备方法，其中，所述方法中于所述第一开口及所述第一凹槽中制备擦除栅极及于所述第二开口和所述第二凹槽中制备字线栅极的步骤还包括：
于所述第一开口、所述第一凹槽、所述第二开口及所述第二凹槽中沉积多晶硅材料；
刻蚀所述多晶硅材料，于所述第一开口和所述第一凹槽中形成擦除栅极，于所述第二开口和所述第二凹槽中形成字线栅极。
一种嵌入式闪存结构，其中，所述闪存结构包括：
制备有第一凸起结构和第二凸起结构的硅衬底，以及于所述硅衬底上从下至上依次制备的第一遂穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层；
第一通孔，位于所述第一凸起的部分浮栅多晶硅层之上；
擦除栅极，设置于所述第一通孔内；
第二通孔，位于所述第二凸起的部分浮栅多晶硅之上；
字线栅极，设置于所述第二通孔内。
上述的嵌入式闪存结构，其中，所述第一通孔内设置有氧化层，所述氧化层设置于所述擦除栅极与所述第一通孔之间。
上述的嵌入式闪存结构，其中，所述第二通孔内设置有栅氧化层，所述栅氧化层设置于所述第二通孔与所述字线栅之间。
上述的嵌入式闪存结构，其中，所述第二通孔底部的栅氧化层与所述第二通孔底部之间设置有一氧化层。
上述技术方案具有如下优点或有益效果：
采用本技术方案，有效降低了擦除栅和浮栅的耦合比，从而有效提高了55nm嵌入式闪存的擦除效率。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明实施例中嵌入式闪存结构制作方法流程图；
图2-7为本发明实例中嵌入式闪存结构的制备过程结构示意图。
具体实施方式
为了让具备本项发明所属领域常规知识的人员轻松实施本项发明，参照下面所示的附图，对本项发明的实例进行详细说明。但，本项发明可按照不同的形态实施，不仅仅局限于在此说明的实例。为了更加明确地说明本项发明，省略了图纸中与说明无关的部分；而且，在整个说明书中，向类似部分赋予类似的图纸符号。
在本项发明的整个说明书中，某一个部分与另一个部分的“连接”，不仅包括“直接连接”，还包括通过其他元器件相连的“电气性连接”。
在本项发明的整个说明书中，某一个部件位于另一个部件的“上方”，不仅包括某一个部件与另一个部件相接处的状态，还包括两个部件之间还设有另一个部件的状态。
在本项发明的整个说明书中，某个部分“包括”某个构成要素是指，在没有特别禁止器材的前提下，并不是排除其他构成要素，而是还能包括其他构成要素。
在本项发明的整个说明书中采用的程度用语“约”、“实质上”等，如果提示有制造及物质容许误差，就表示相应数值或接近该数值；其目的是，防止不良人员将涉及准确数值或绝对数值的公开内容用于不当用途。在本项发明的整个说明书中使用的程度用语“～(中的)阶段”或“～的阶段”，并不是“为了～的阶段”。
本说明书中的‘部件’是指，由硬件构成的单元(unit)、由软件构成的单元、由软件和硬件构成的单元。
另外，一个单元可由两个以上的硬件构成或者两个以上的单元由一个硬件构成。本说明书中，通过终端、装置或设备实施的操作或功能，其中的一部分可利用与相应终端、装置或设备相连的服务器代替实施。同样，通过服务器实施的操作或功能，其中的一部分也可以利用与该服务器相连的终端、装置或设备代替实施。接下来，参照附图，对本项发明的实例进行详细说明。
参见图1所示结构，为本发明制备闪存结构方法的流程示意图。
首先，提供一硅衬底1，并于硅衬底上制备第一凸起和第二凸起，参见图2所述结构。
依次于制备有所述第一凸起和所述第二凸起的上表面制备第一遂穿氧化层2、浮栅多晶硅层3、ONO层4、控制栅多晶硅层5和氮化硅层6，优选的，浮栅多晶硅层3填充第一凸起与第二凸起中间凹陷的部分，同时，填充第一凸起与第二凸起两边，即，浮栅多晶硅层3的上表面保持水平，形成图3所示结构。
刻蚀所述第一凸起上方的氮化硅层6、控制栅多晶硅层5、ONO层4、和部分浮栅多晶硅层3，该刻蚀停止在浮栅多晶硅层3中形成第一开口7，与此同时，刻蚀第二凸起上方的氮化硅层6、控制栅多晶硅层5、ONO层4、和部分浮栅多晶硅层3，刻蚀停止在所述浮栅多晶硅层中形成第二开口8，作为本发明一种优选实施例，该步骤采用控制栅光刻和干法刻蚀，形成如图4所示结构。
继续沉积氧化层材料使所述氧化层材料填充满所述第一开口7和所述第二开口8，然后刻蚀刚刚填充满第一开口7和第二开口8的氧化层材料，在第一开口7的侧壁上制备一氧化层9和一氧化层10；然后采用刻蚀去除所述第二通孔内的氧化层材料。
继续刻蚀所述第一开口7底部的浮栅多晶硅层至所述第一遂穿氧化层2的上表面形成第一凹槽13，与此同时，刻蚀第二开口8底部的浮栅多晶硅层至第一遂穿氧化层2的上表面形成第二凹槽14，该步骤的刻蚀主要采用干法刻蚀，形成参见图5所示的结构。
上述的嵌入式闪存结构的制备方法，其中，于第二凹槽的侧壁制备栅氧化层及于所述第二凹槽的底部制备栅氧化层的步骤还包括：在第二开口及所述第二凹槽中沉积第二遂穿氧化层材料，使所述第二遂穿氧化层材料充满所述第二凹槽和所述第二开，然后刻蚀刚刚沉积到第二开口8和第二凹槽14内部的遂穿氧化层材料至第一遂穿氧化层2的上表面，使第二开口8和第二凹槽14的侧壁保留部分遂穿氧化层，即在第二开口8和第二凹槽14的侧壁制备栅氧化层，形成如图6所示结构。
继续于第一开口7、所述第一凹槽13、所述第二开口8及所述第二凹槽14中沉积多晶硅材料，沉积过程完成之后，刻蚀刚刚沉积的多晶硅材料，优选但不仅限于，采用干法刻蚀的方式刻蚀刚沉积的多晶硅材料，在第一开口7和所述第一凹槽13中形成擦除栅极17，于所述第二开口8和所述第二凹槽14中形成字线栅极18，即形成本发明的嵌入式闪存结构。
参见图7所示结构，本发明提供一种嵌入式闪存结构，该闪存结构可以包括：硅衬底1，其中，硅衬底1上制备有第一凸起和第二凸起，在硅衬底1上从下往上依次制备的第一遂穿氧化层2、浮栅多晶硅层3、ONO层4、控制栅多晶硅层5和氮化硅层6。
在第一凸起的上方制备第一通孔，在第二凸起上方制备第二通孔，在第一通孔内擦除栅极17，在第二通孔内制备字线栅极18。其中，擦除栅极17与第一通孔接触的地方制备有一氧化层，该氧化层包括第一通孔底部的氧化层，及第一通孔侧壁的氧化层9和氧化层10；同时，第二通孔中制备有字线栅极，在第二通孔的侧壁制备有栅氧化层，于栅氧化层15和栅氧化层16内制备字线栅极19。
综上所述，通过首先提供一制备有第一凸起结构和第二凸起结构的硅衬底，并于硅衬底的凸起结构上分别刻蚀形成第一通孔和第二通孔，于第一通孔的侧壁制备氧化层，于第二通孔的侧壁制备栅氧化层，然后在第一通孔中制备擦除栅极，在第二通孔中制备字线栅极，该方法有效改善擦除栅到浮栅之间的遂穿氧化层沉积前的工艺，以实现擦除栅到浮栅的耦合比的降低，从而有效提高了55nm嵌入式闪存的擦除效率。
前面所述的本项发明相关说明只限于某一个实例；只要是具备本项发明所属技术领域的常规知识，在无需变更本项发明技术性思想或者必要特点，就能将本项发明变更为其他形态。因此，前面所述的实例涵盖本项发明的任何一种实施形态，并不仅仅局限于本说明书中的形态。例如，定义为单一型的各构成要素可分散实施；同样，定义为分散的构成要素，也能以结合形态实施。
本项发明的范畴并不局限于上述详细说明，可涵盖后面所述的专利申请范围；从专利申请范围的定义、范围以及同等概念中导出的所有变更或者变更形态均包括在本项发明的范畴内。
Claims (8)
1.一种嵌入式闪存结构的制备方法，其特征在于，所述方法包括：
提供一硅衬底，并于所述硅衬底上制备第一凸起和第二凸起；
依次于所述制备有所述第一凸起和所述第二凸起的上表面制备第一遂穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层；
刻蚀所述第一凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第一开口及刻蚀所述第二凸起上方的氮化硅层、控制栅多晶硅层、ONO层、和部分浮栅多晶硅层，所述刻蚀停止在所述浮栅多晶硅层中形成第二开口；
于所述第一开口的侧壁制备氧化层；
继续刻蚀所述第一开口底部的浮栅多晶硅层至所述第一遂穿氧化层形成第一凹槽及刻蚀所述第二开口底部的浮栅多晶硅层至所述第一遂穿氧化层形成第二凹槽；
于所述第二凹槽的侧壁制备栅氧化层及于所述第二开口的侧壁制备栅氧化层；
于所述第一开口及所述第一凹槽中制备擦除栅极，于所述第二开口和所述第二凹槽中制备字线栅极。
2.如权利要求1所述的嵌入式闪存结构的制备方法，其特征在于，所述方法中于所述第一开口的侧壁制备氧化层的步骤包括：
沉积氧化层材料使所述氧化层材料填充满所述第一开口和所述第二开口；
刻蚀所述氧化层材料，于所述第一开口的侧壁制备一氧化层及刻蚀去除所述第二通孔内的氧化层材料。
3.如权利要求1所述的嵌入式闪存结构的制备方法，其特征在于，所述方法中于第二凹槽的侧壁制备栅氧化层及于所述第二开口的侧壁制备栅氧化层的步骤还包括：
于所述第二开口及所述第二凹槽中沉积第二遂穿氧化层材料，使所述第二遂穿氧化层材料充满所述第二凹槽和所述第二开口；
刻蚀所述第二遂穿氧化层材料至所述第一遂穿氧化层。
4.如权利要求3所述的嵌入式闪存结构的制备方法，其特征在于，所述第一遂穿氧化层材料与所述第二遂穿氧化层材料相同。
5.如权利要求1所述的嵌入式闪存结构的制备方法，其特征在于，所述方法中于所述第一开口及所述第一凹槽中制备擦除栅极及于所述第二开口和所述第二凹槽中制备字线栅极的步骤还包括：
于所述第一开口、所述第一凹槽、所述第二开口及所述第二凹槽中沉积多晶硅材料；
刻蚀所述多晶硅材料，于所述第一开口和所述第一凹槽中形成擦除栅极，于所述第二开口和所述第二凹槽中形成字线栅极。
6.一种嵌入式闪存结构，其特征在于，所述闪存结构包括：
制备有第一凸起结构和第二凸起结构的硅衬底，以及于所述硅衬底上从下至上依次制备的第一遂穿氧化层、浮栅多晶硅层、ONO层、控制栅多晶硅层和氮化硅层；
第一通孔，位于所述第一凸起的部分浮栅多晶硅层之上；
擦除栅极，设置于所述第一通孔内；
第二通孔，位于所述第二凸起的部分浮栅多晶硅之上；
字线栅极，设置于所述第二通孔内。
7.如权利要求6所述的嵌入式闪存结构，其特征在于，所述第一通孔内设置有氧化层，所述氧化层设置于所述擦除栅极与所述第一通孔之间。
8.如权利要求6所述的嵌入式闪存结构，其特征在于，所述第二通孔内设置有栅氧化层，所述栅氧化层设置于所述第二通孔与所述字线栅之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |