CN103346157A - 分栅式闪存结构及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 78
- 238000007667 floating Methods 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims description 71
- 238000002955 isolation Methods 0.000 claims description 20
- 238000010276 construction Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 238000003475 lamination Methods 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
一种分栅式闪存结构及其制造方法。分栅式闪存结构包括：并排布置的两个分栅单元；所述并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层；并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖，而形成有氧化物侧壁；在两个分栅单元并排布置的方向上，所述浮栅层的尺寸与控制栅极层的尺寸相同；两个分栅单元之间布置有选择线多晶硅区域；在每个分栅单元的外侧的氧化物侧壁上形成有层叠的多晶硅连接区和氧化物隔离区，分栅单元的外侧是分栅单元的相对于选择线多晶硅区域的另一侧；多晶硅连接区的高度与浮栅层的上表面的高度齐平；在层叠的多晶硅连接区和氧化物隔离区外侧形成有多晶硅字线。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种分栅式闪存结构及其制造方法。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。
图1示意性地示出了根据现有技术的闪存分栅结构。
如图1所示，根据现有技术的闪存分栅结构包括两个分栅单元。两个分栅单元中的每一个都包括依次层叠的栅极氧化物层2、浮栅层3、控制栅极氧化物层4和控制栅极层5。
其中，两个分栅单元之间布置有选择线多晶硅区域7。分栅单元相对于选择线多晶硅区域7的另一侧是多晶硅字线1。
在图1中，浮栅和控制栅都是平面结构，因为浮栅和控制栅间的氧化物层4一般比浮栅的氧化物层2要厚，所以控制栅对浮栅的耦合系数一般小于50%，这样在擦除和编程的时候，控制栅上需要加较高的电压，以耦合足够的电压到浮栅上实现操作。
而且，多晶硅字线1和控制栅极层5之间必须要隔离开，即在多晶硅字线1加高压对浮栅层3进行擦除操作时，多晶硅字线1和控制栅极层5之间不能有漏电流，这样的话，多晶硅字线1和控制栅极层5之间就必须要引入偏离隔离区（offset spacer）,造成控制栅极层5比浮栅层3短，如图1所示。
因此，希望能够提供一种能够有效提高分栅式闪存中控制栅极对浮栅耦合系数的方法，从而能够降低擦除和编程操作时控制栅上所需的电压。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效提高分栅式闪存中控制栅极对浮栅耦合系数从而能够降低擦除和编程操作时控制栅上所需的电压的分栅式闪存结构。
为了实现上述技术目的，根据本发明，提供了一种分栅式闪存结构，包括：并排布置的两个分栅单元；所述并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层；并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖，而形成有氧化物侧壁；在两个分栅单元并排布置的方向上，所述浮栅层的尺寸与控制栅极层的尺寸相同；两个分栅单元之间布置有选择线多晶硅区域；在每个分栅单元的外侧的氧化物侧壁上形成有层叠的多晶硅连接区和氧化物隔离区，分栅单元的外侧是分栅单元的相对于选择线多晶硅区域的另一侧；其中，多晶硅连接区的高度与浮栅层的上表面的高度齐平；而且，在层叠的多晶硅连接区和氧化物隔离区外侧形成有多晶硅字线。
为了实现上述技术目的，根据本发明，还提供了一种分栅式闪存结构制造方法，包括：形成并排布置的两个层叠结构，每个层叠结构包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层，其中所述两个分栅单元中的每一个都整体上被氧化物覆盖而形成有氧化物侧壁，在两个层叠结构之间形成选择线多晶硅区域，浮栅层和控制栅极层长度相同；在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区，层叠结构外侧是层叠结构的相对于选择线多晶硅区域的另一侧；在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区；在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。
优选地，通过沉积和刻蚀在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区。
优选地，通过沉积和刻蚀在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区。
优选地，通过沉积和刻蚀在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。
在根据本发明的分栅式闪存结构中，由于分栅单元的外侧处多晶硅连接区和氧化物隔离区的叠层的存在，使得多晶硅连接区和多晶硅字线整体形成的字线保持与所述浮栅层相对接近，而被氧化物隔离区隔开的多晶硅字线与控制栅极层相对远离。从而实际上实现了将现有技术中的隔离部分转嫁到原本布置字线的区域中。这样，在确保多晶硅字线和控制栅极层隔开的同时，保持多晶硅字线和浮栅层的相对接近；由此，在多晶硅字线加高压对浮栅层进行擦除操作时，多晶硅字线和控制栅极层之间不会有漏电流。
在现有技术中，需要使得控制栅极层要比浮栅层短，但是本发明中，由于将现有技术中的隔离部分转嫁到原本布置字线的区域中，使得控制栅极层和浮栅层能够做成一样长，这样增大了控制栅极层和浮栅层之间的耦合面积，从而增大了分栅闪存中控制栅对浮栅的耦合系数。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的分栅式闪存结构。
图2示意性地示出了根据本发明优选实施例的分栅式闪存结构。
图3至图5示意性地示出了根据本发明优选实施例的分栅式闪存结构的各个形成步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图2示意性地示出了根据本发明优选实施例的分栅式闪存结构。
具体地说，如图2所示，根据本发明优选实施例的分栅式闪存结构包括：并排布置的两个分栅单元。
并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层2、浮栅层3、控制栅极氧化物层4和控制栅极层5。
而且，并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖，而形成有氧化物侧壁。
在两个分栅单元并排布置的方向上，所述浮栅层3的尺寸与控制栅极层5的尺寸相同。
其中，两个分栅单元之间布置有选择线多晶硅区域7。
在每个分栅单元的外侧（相对于选择线多晶硅区域7的另一侧）的氧化物侧壁上形成有层叠的多晶硅连接区8和氧化物隔离区9。
其中，多晶硅连接区8的高度与浮栅层3的上表面的高度齐平，或大致齐平。
在层叠的多晶硅连接区8和氧化物隔离区9外侧形成有多晶硅字线1。
在根据本发明优选实施例的分栅式闪存结构中，由于分栅单元的外侧处多晶硅连接区8和氧化物隔离区9的叠层的存在，使得多晶硅连接区8和多晶硅字线1整体形成的字线保持与所述浮栅层3相对接近，而被氧化物隔离区9隔开的多晶硅字线1与控制栅极层5相对远离。从而实际上实现了将图1所示的现有技术中的隔离部分转嫁到原本布置字线的区域中。这样，在确保多晶硅字线1和控制栅极层5隔开的同时，保持多晶硅字线1和浮栅层3的相对接近；由此，在多晶硅字线1加高压对浮栅层3进行擦除操作时，多晶硅字线1和控制栅极层5之间不会有漏电流。
可以看出，所述分栅式闪存结构包含两个存储位单元。例如，所述两个存储位单元对称布置。可选地，所述两个存储位单元也可以不对称布置。
在现有技术中，需要使得控制栅极层5要比浮栅层3短，但是本发明上述实施例中，由于将图1所示的现有技术中的隔离部分转嫁到原本布置字线的区域中，使得控制栅极层5和浮栅层3能够做成一样长，这样增大了控制栅极层5和浮栅层3之间的耦合面积，从而增大了分栅闪存中控制栅对浮栅的耦合系数。
图3至图5示意性地示出了根据本发明优选实施例的分栅式闪存结构的各个形成步骤。
下面将参考图2至图5来简要描述根据本发明优选实施例的分栅式闪存结构的制造方法。
例如，如图3所示，首先形成并排布置的两个层叠结构，每个层叠结构包括依次层叠的栅极氧化物层2、浮栅层3、控制栅极氧化物层4和控制栅极层5；并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖，而形成有氧化物侧壁；其中在两个层叠结构之间形成选择线多晶硅区域7；其中浮栅层3和控制栅极层5长度相同。
随后，如图4所示，在栅极氧化物层2上形成邻接层叠结构外侧（相对于选择线多晶硅区域7的另一侧）的氧化物侧壁的高度与浮栅层3的上表面的高度齐平（或大致齐平）的多晶硅连接区8。例如，可通过沉积和刻蚀在栅极氧化物层2上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层3的上表面的高度齐平（或大致齐平）的多晶硅连接区8。
随后，如图5所示，在多晶硅连接区8上形成邻接所述氧化物侧壁的氧化物隔离区9。例如，可通过沉积和刻蚀在多晶硅连接区8上形成邻接所述氧化物侧壁的氧化物隔离区9。
最后，如图2所示，在多晶硅连接区8和氧化物隔离区9的叠层外侧形成多晶硅字线1。例如，可通过沉积和刻蚀在多晶硅连接区8和氧化物隔离区9的叠层外侧形成多晶硅字线1。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种分栅式闪存结构，其特征在于包括：并排布置的两个分栅单元；
其中，所述并排布置的两个分栅单元中的每一个都包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层；
并排布置的两个分栅单元中的每一个都整体上被氧化物覆盖，而形成有氧化物侧壁；
在两个分栅单元并排布置的方向上，所述浮栅层的尺寸与控制栅极层的尺寸相同；
其中，两个分栅单元之间布置有选择线多晶硅区域；
在每个分栅单元的外侧的氧化物侧壁上形成有层叠的多晶硅连接区和氧化物隔离区，分栅单元的外侧是分栅单元的相对于选择线多晶硅区域的另一侧。
2.根据权利要求1所述的分栅式闪存结构，其特征在于，多晶硅连接区的高度与浮栅层的上表面的高度齐平。
3.根据权利要求1或2所述的分栅式闪存结构，其特征在于，在层叠的多晶硅连接区和氧化物隔离区外侧形成有多晶硅字线。
4.根据权利要求1或2所述的分栅式闪存结构，其特征在于，所述分栅式闪存结构包含两个存储位单元。
5.根据权利要求1至4之一所述的分栅式闪存结构，其特征在于，所述两个存储位单元对称布置。
6.根据权利要求1至5之一所述的分栅式闪存结构，其特征在于，所述两个存储位单元不对称布置。
7.一种分栅式闪存结构制造方法，其特征在于包括：
形成并排布置的两个层叠结构，每个层叠结构包括依次层叠的栅极氧化物层、浮栅层、控制栅极氧化物层和控制栅极层，其中所述两个分栅单元中的每一个都整体上被氧化物覆盖而形成有氧化物侧壁，在两个层叠结构之间形成选择线多晶硅区域，浮栅层和控制栅极层长度相同；
在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区，层叠结构外侧是层叠结构的相对于选择线多晶硅区域的另一侧；
在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区；
在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。
8.根据权利要求7所述的分栅式闪存结构制造方法，其特征在于，通过沉积和刻蚀在栅极氧化物层上形成邻接层叠结构外侧的氧化物侧壁的高度与浮栅层的上表面的高度齐平的多晶硅连接区。
9.根据权利要求7或8所述的分栅式闪存结构制造方法，其特征在于，通过沉积和刻蚀在多晶硅连接区上形成邻接所述氧化物侧壁的氧化物隔离区。
10.根据权利要求7至9之一所述的分栅式闪存结构制造方法，其特征在于，通过沉积和刻蚀在多晶硅连接区和氧化物隔离区的叠层外侧形成多晶硅字线。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310270995.9A CN103346157B (zh) | 2013-06-28 | 2013-06-28 | 分栅式闪存结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310270995.9A CN103346157B (zh) | 2013-06-28 | 2013-06-28 | 分栅式闪存结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103346157A true CN103346157A (zh) | 2013-10-09 |
| CN103346157B CN103346157B (zh) | 2016-12-28 |
Family
ID=49280942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310270995.9A Active CN103346157B (zh) | 2013-06-28 | 2013-06-28 | 分栅式闪存结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103346157B (zh) |
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|---|---|
| CN103346157B (zh) | 2016-12-28 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |