CN105261594A - 自对准分离栅闪存的形成方法 - Google Patents
自对准分离栅闪存的形成方法 Download PDFInfo
- Publication number
- CN105261594A CN105261594A CN201510557269.4A CN201510557269A CN105261594A CN 105261594 A CN105261594 A CN 105261594A CN 201510557269 A CN201510557269 A CN 201510557269A CN 105261594 A CN105261594 A CN 105261594A
- Authority
- CN
- China
- Prior art keywords
- layer
- side wall
- hard mask
- floating gate
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000007667 floating Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000002131 composite material Substances 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 13
- 230000003647 oxidation Effects 0.000 abstract description 10
- 230000008569 process Effects 0.000 abstract description 7
- 239000000463 material Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种自对准分离栅闪存的形成方法，包括：在衬底表面依次形成热氧化层、浮栅层和硬掩膜层，所述硬掩膜层具有暴露出热氧化层的开口；在硬掩膜层表面和开口内形成ONO层；在所述ONO层表面形成复合层；采用刻蚀工艺对复合层和ONO层进行刻蚀，直至暴露出所述硬掩膜层表面和浮栅层表面，形成位于所述第一开口的两侧的侧墙且所述侧墙位于第一开口底部的ONO层表面；以所述侧墙为掩膜刻蚀浮栅层和热氧化层；形成位于侧墙顶部表面的第一侧墙和位于所述侧墙、浮栅层和热氧化层侧面的第二侧墙；对第一开口填充多晶硅层，并对所述多晶硅层平坦化，直至暴露出所述硬掩膜层表面，形成控制栅与源线一体的结构。本发明的实施例无需额外增加端口。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种自对准分离栅闪存的形成方法。
背景技术
闪存是一种重要的非挥发性半导体存储器。闪存具有存储密度高，成本低，可靠性好等优点而被广泛应用于工业控制、手机、通讯等方面。闪存基本原理是通过对闪存的浮栅上电荷(电子)的注入与擦除来改变存储单元的开关状态，以达到存储数据的目的。
从架构的基本分类来说闪存分为NAND与NOR两种。NAND更适用于海量数据存储，要求存储单元高密度，低成本；NOR更适用于程式存储，要求随机可读，高速读取，在MCU(微控制器)的应用中直接与微处理器交换信息，本案适用于NOR型闪存的优化与应用。
在NOR型闪存中，按结构来分，有分离栅结构与堆叠栅结构或两种。相比堆叠栅结构，分离栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，大大降低了操作电压，另外，额外的字线避免了在堆叠栅结构中的“过擦除”问题，自对准结构的分离栅闪存则在分离栅闪存的基础上进一步优化了工艺，降低了成本，自0.25微米以下的技术节点分离栅闪存占据了主流地位，特别是在有着高性能要求的嵌入式闪存方面。
与主流逻辑CMOS工艺一样，持续缩减单元面积，降低成本也是闪存发展的主要方向，从已经发表公布的资料看，随着单元面积的减小，往往需要增加额外的端口，比如控制栅，擦除栅等，这给设计带来了额外的复杂度，需要增加解码器件，增加外围区的面积，对于中低密度的运用尤为不利，减弱了单元尺寸缩减带来的成本降低效果。
发明内容
本发明解决的问题是提供一种无需额外增加端口的自对准分离栅闪存的形成方法。
为解决上述问题，本发明提供一种自对准分离栅闪存的形成方法，包括：提供衬底；在所述衬底表面依次形成热氧化层、浮栅层和硬掩膜层，所述硬掩膜层具有暴露出热氧化层的开口；在硬掩膜层表面和开口内形成ONO层；在所述ONO层表面形成复合层；采用刻蚀工艺对复合层和ONO层进行刻蚀，直至暴露出所述硬掩膜层表面和浮栅层表面，形成位于所述第一开口的两侧的侧墙且所述侧墙位于第一开口底部的ONO层表面；以所述侧墙为掩膜刻蚀浮栅层和热氧化层，直至暴露出衬底；形成位于侧墙顶部表面的第一侧墙和位于所述侧墙、浮栅层和热氧化层侧面的第二侧墙；对第一开口填充多晶硅层，并对所述多晶硅层平坦化，直至暴露出所述硬掩膜层表面，形成控制栅与源线一体的结构。
可选的，复合层包括第二多晶硅层和氧化硅层。
可选的，复合层厚度为100纳米至500纳米。
可选的，第二多晶硅层的厚度为20纳米至400纳米。
可选的，氧化硅层的厚度为10纳米至100纳米。
可选的，通过对第二多晶硅层和氧化层同时刻蚀，形成侧面垂直的侧墙
可选的，所述浮栅层厚度为20纳米至80纳米。
可选的，所述热氧化层厚度为8纳米至10纳米。
与现有技术相比，本发明的技术方案具有以下优点：本发明的发明人提出一种新结构的自对准分离栅结构闪存单元，利用工艺巧妙安排，将源线与控制栅连为一体，通过在浮栅的上部引入额外的耦合氧化层和耦合多晶硅层，将控制栅多晶硅层与源线的多晶硅连接在一起，在编程的时候，控制栅从浮栅的上部提供耦合电压，也就是编程时所需要的垂直电场，同时置于同样电势的源线提供了编程时所需要的横向电场，保证编程效率。在读操作时，源线置Vdd，连为一体的控制栅也置于同样的电压，相当于预充，保证读取速度。
附图说明
图1至图6是本发明一实施例的自对准分离栅结构闪存单元的剖面示意图；
图7至图16是本发明另一实施例的自对准分离栅结构闪存单元的剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6示意性地给出了一实施例的自对准分离栅结构闪存单元的剖面示意图。
请参考图1，提供衬底100，在衬底100表面依次生长热氧化层101，浮栅层102和硬掩膜层103。
所述衬底100材料为半导体硅，可以为n型或者P型半导体，也可以是绝缘体上硅等，所述衬底100可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
所述热氧化层101材料为氧化硅，生长工艺为热氧化法，例如干氧热氧化或湿氧热氧化，作为一实施例，采用干氧热氧化。
所述浮栅层102材料为多晶硅，生长工艺为化学气相沉积。
所述硬掩膜层103材料为氮化硅，生长工艺为化学气相沉积。
请参考图2，在所述硬掩膜层103表面形成光刻胶图形(未示出)，以光刻胶图形为掩膜，刻蚀所述硬掩膜层103和部分浮栅层102，形成第一开口104。
所述光刻胶图形具有开口，采用各向异性刻蚀工艺，以所述光刻胶图形为掩膜，刻蚀所述硬掩膜层103直至露出浮栅层102。需要说明的是，各向异性刻蚀工艺在刻蚀穿通所述硬掩膜层103，会刻蚀部分的浮栅层102，使得被刻蚀后的浮栅层102表面呈弧形。
请参考图3，在刻蚀后的硬掩膜层和浮栅层102的表面沉积第一氧化层，并对所述第一氧化层进行回刻蚀，在第一开口104的两侧形成自对准初始隔离侧墙106。
请参考图4，以自对准初始隔离侧墙106为掩膜，刻蚀浮栅层102和热氧化层101，直至暴露出衬底100，形成第二开口107。
请参考图5，在所述自对准初始隔离侧墙106和衬底100表面形成第二氧化层，并对所述第二氧化层进行回刻蚀，在第二开口107暴露出的所述自对准初始隔离侧墙106、浮栅层102和热氧化层101的侧壁形成源线隔离层侧墙108。
请参考图6，形成填充满第一开口104和第二开口107的多晶硅层，并对所述多晶硅层进行平坦化，形成源线109。
但是，上述实施例仅仅只通过源线109的结对浮栅耦合编程的高压，很难在0.13微米及以下技术节点实现单元尺寸缩小并保证器件性能。
为此，本发明的发明人提出一种新结构的自对准分离栅结构闪存单元，利用工艺巧妙安排，将源线与控制栅连为一体，通过在浮栅的上部引入额外的耦合氧化层和耦合多晶硅层，将控制栅多晶硅层与源线的多晶硅连接在一起，在编程的时候，控制栅从浮栅的上部提供耦合电压，也就是编程时所需要的垂直电场，同时置于同样电势的源线提供了编程时所需要的横向电场，保证编程效率。在读操作时，源线置Vdd，连为一体的控制栅也置于同样的电压，相当于预充，保证读取速度。
图7至图16示意性地给出了另一实施例的自对准分离栅结构闪存单元的剖面示意图。
请参考图7，提供衬底200，在衬底200表面依次生长热氧化层201，浮栅层202和硬掩膜层203。
所述衬底200材料为半导体硅，可以为n型或者P型半导体，也可以是绝缘体上硅等，所述衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
所述热氧化层201材料为氧化硅，所述热氧化层201的厚度为8纳米至10纳米。热氧化层的生长工艺为热氧化法，例如干氧热氧化或湿氧热氧化，作为一实施例，采用干氧热氧化。
所述浮栅层202材料为多晶硅，所述浮栅层202的厚度为20纳米至80纳米，所述浮栅层202的生长工艺为化学气相沉积。
所述硬掩膜层203材料为氮化硅，所述硬掩膜层203的厚度为100纳米至500纳米，所述硬掩膜层203生长工艺为化学气相沉积。
请参考图8，在所述硬掩膜层203表面形成光刻胶图形(未示出)，以光刻胶图形为掩膜，刻蚀所述硬掩膜层203，形成第一开口204。
所述第一开口204的尺寸为40纳米至500纳米。
需要说明的是，在本实施例中，采用各向异性等离子体刻蚀工艺刻蚀所述硬掩膜层203直至暴露出所述浮栅层202而并不刻蚀损伤所述浮栅层202，在本实施例中，在刻蚀终点时采用精确的刻蚀终点控制方法，从而能够避免浮栅层202表面呈弧形。
请参考图9，在所述硬掩膜层203表面、第一开口204的侧壁和底部(第一开口204暴露出的所述浮栅层202表面)形成ONO层205。
所述ONO层205为氧化物-氮化硅-氧化物三明治结构，厚度依次为氧化物层4纳米至6纳米，氮化硅层5纳米至7纳米，氧化物层为4纳米至8纳米。
请参考图10，在所述ONO层205表面沉积复合层206。
所述复合层206包括第二多晶硅层和氧化硅层，复合层206厚度为100纳米至500纳米。
请参考图11，采用刻蚀工艺对复合层206和ONO层进行刻蚀，直至暴露出所述硬掩膜层203表面，形成位于所述第一开口204的两侧的侧墙207且所述侧墙207位于第一开口底部的ONO层表面。
所述刻蚀工艺为反应离子刻蚀工艺。
需要说明的是，在本实施例中，所述复合层206具有第二多晶硅层附加氧化硅层的结构，在本刻蚀工艺中，上述附加结构能够保护第二多晶硅层侧壁，形成侧墙207侧面垂直的侧壁形貌，所述复合层206在刻蚀工艺中，有部分的氧化层附着在第二多晶硅侧壁的侧面，因为氧化硅层对多晶硅层的刻蚀选择比很高，所述氧化硅层在刻蚀中起到很好的保护，刻蚀后形成的侧面垂直且比较高的多晶硅侧壁。而不会形成侧壁呈弧形的侧壁。
进一步地，由于有部分的氧化层附着在第二多晶硅侧壁的侧面，在后续的浮栅和热氧化层刻蚀工艺中，所述侧墙207的高度也不会减小，从而避免影响后续与源线的连接。
所述侧墙207的高度低于第一开口204的顶部，即所述侧墙207的顶部表面低于所述硬掩膜层203顶部表面。
请参考图12，进一步刻蚀第一开口204底部的浮栅层202和热氧化层201，暴露出衬底200。
刻蚀工艺为反应离子刻蚀，在本实施例中，由于有部分的氧化层附着在第二多晶硅侧壁的侧面，在后续的浮栅和热氧化层刻蚀工艺中，所述侧墙207的高度也不会减小，从而避免影响后续与源线的连接。
请参考图13，在所述硬掩膜层203表面、所述侧墙207的表面以及暴露出的衬底200形成氧化层，采用自对准刻蚀对所述氧化层进行刻蚀，形成位于侧墙207顶部表面的第一侧墙210和位于所述侧墙207、浮栅层和热氧化层侧面的第二侧墙211。
请参考图14，对第一开口204填充多晶硅层，并对所述多晶硅层平坦化，直至暴露出所述硬掩膜层203表面，形成控制栅与源线一体的结构212。
请参考图15，去除所述硬掩膜层203，作为一实施例，所述去除工艺为热磷酸去除。
请参考图16，去除所述硬掩膜层203下方的浮栅层和热氧化层，并沉积隧穿氧化层213与字线214。
所述隧穿氧化层213厚度为10纳米至20纳米。
所述字线214材料为多晶硅层，厚度为60纳米至300纳米。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种自对准分离栅闪存的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面依次形成热氧化层、浮栅层和硬掩膜层，所述硬掩膜层具有暴露出热氧化层的开口；
在硬掩膜层表面和开口内形成ONO层；
在所述ONO层表面形成复合层；
采用刻蚀工艺对复合层和ONO层进行刻蚀，直至暴露出所述硬掩膜层表面和浮栅层表面，形成位于所述第一开口的两侧的侧墙且所述侧墙位于第一开口底部的ONO层表面；
以所述侧墙为掩膜刻蚀浮栅层和热氧化层，直至暴露出衬底；
形成位于侧墙顶部表面的第一侧墙和位于所述侧墙、浮栅层和热氧化层侧面的第二侧墙；
对第一开口填充多晶硅层，并对所述多晶硅层平坦化，直至暴露出所述硬掩膜层表面，形成控制栅与源线一体的结构。
2.如权利要求1所述的形成方法，其特征在于，复合层包括第二多晶硅层和氧化硅层。
3.如权利要求1所述的形成方法，其特征在于，复合层厚度为30纳米至500纳米。
4.如权利要求2所述的形成方法，其特征在于，第二多晶硅层的厚度为20纳米至400纳米。
5.如权利要求2所述的形成方法，其特征在于，氧化硅层的厚度为10纳米至100纳米。
6.如权利要求2至5任一项所述的形成方法，其特征在于，通过对第二多晶硅层和氧化层同时刻蚀，形成侧面垂直的侧墙。
7.如权利要求1所述的形成方法，其特征在于，对复合层和ONO层进行刻蚀的工艺为反应离子刻蚀。
8.如权利要求1所述的形成方法，其特征在于，所述浮栅层厚度为20纳米至80纳米。
9.如权利要求1所述的形成方法，其特征在于，所述热氧化层厚度为8纳米至10纳米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510557269.4A CN105261594B (zh) | 2015-09-02 | 2015-09-02 | 自对准分离栅闪存的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510557269.4A CN105261594B (zh) | 2015-09-02 | 2015-09-02 | 自对准分离栅闪存的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105261594A true CN105261594A (zh) | 2016-01-20 |
| CN105261594B CN105261594B (zh) | 2021-01-29 |
Family
ID=55101215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510557269.4A Active CN105261594B (zh) | 2015-09-02 | 2015-09-02 | 自对准分离栅闪存的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105261594B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107204338A (zh) * | 2017-05-23 | 2017-09-26 | 上海华虹宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN111933644A (zh) * | 2020-08-10 | 2020-11-13 | 合肥晶合集成电路有限公司 | 闪存单元及其制造方法 |
| CN113394100A (zh) * | 2021-03-24 | 2021-09-14 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214662B1 (en) * | 2000-07-03 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Forming self-align source line for memory array |
| US6649474B1 (en) * | 2002-07-09 | 2003-11-18 | Nanya Technology Corporation | Method for fabricating a source line of a flash memory cell |
| CN102315252A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 共享源线的闪存单元及其形成方法 |
| CN102637696A (zh) * | 2012-04-25 | 2012-08-15 | 上海宏力半导体制造有限公司 | 闪存的存储单元及其形成方法 |
| CN103426826A (zh) * | 2013-08-22 | 2013-12-04 | 上海宏力半导体制造有限公司 | 闪存单元及其形成方法 |
| CN103531454A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
-
2015
- 2015-09-02 CN CN201510557269.4A patent/CN105261594B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214662B1 (en) * | 2000-07-03 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Forming self-align source line for memory array |
| US6649474B1 (en) * | 2002-07-09 | 2003-11-18 | Nanya Technology Corporation | Method for fabricating a source line of a flash memory cell |
| CN102315252A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 共享源线的闪存单元及其形成方法 |
| CN102637696A (zh) * | 2012-04-25 | 2012-08-15 | 上海宏力半导体制造有限公司 | 闪存的存储单元及其形成方法 |
| CN103531454A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103426826A (zh) * | 2013-08-22 | 2013-12-04 | 上海宏力半导体制造有限公司 | 闪存单元及其形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107204338A (zh) * | 2017-05-23 | 2017-09-26 | 上海华虹宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN111933644A (zh) * | 2020-08-10 | 2020-11-13 | 合肥晶合集成电路有限公司 | 闪存单元及其制造方法 |
| CN111933644B (zh) * | 2020-08-10 | 2024-02-02 | 合肥晶合集成电路股份有限公司 | 闪存单元及其制造方法 |
| CN113394100A (zh) * | 2021-03-24 | 2021-09-14 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其制造方法 |
| CN113394100B (zh) * | 2021-03-24 | 2024-04-12 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105261594B (zh) | 2021-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103165615B (zh) | 分栅快闪存储器及其形成方法 | |
| US9111866B2 (en) | Method of forming split-gate cell for non-volative memory devices | |
| US9711513B2 (en) | Semiconductor structure including a nonvolatile memory cell and method for the formation thereof | |
| JP6504178B2 (ja) | ３次元ｎａｎｄメモリ構造体におけるトンネル酸化物層形成の方法および関連するデバイス | |
| CN107946370A (zh) | 一种具有高耦合率的闪存单元结构及制备方法 | |
| CN105261594A (zh) | 自对准分离栅闪存的形成方法 | |
| CN101807577A (zh) | 分立栅快闪存储器及其制造方法 | |
| CN111987105A (zh) | 一种分栅式存储器的制造方法 | |
| KR20080024373A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| CN102810463B (zh) | 接触孔刻蚀方法 | |
| CN101807548B (zh) | 纳米晶分栅式闪存的制造过程 | |
| CN107946304B (zh) | 一种用于尺寸缩减NORFlash单元工艺集成方法 | |
| CN103346157A (zh) | 分栅式闪存结构及其制造方法 | |
| CN103367261B (zh) | 半导体结构的形成方法 | |
| US20150348980A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN107887390B (zh) | 一种改善闪存单元的工艺集成方法 | |
| CN106783865B (zh) | 一种存储单元的制作方法 | |
| CN106158613A (zh) | 一种提高浮栅器件电子保持性的方法及浮栅结构 | |
| CN105575784A (zh) | 分离栅极式闪存的制作方法及分离栅极式闪存 | |
| US20050205922A1 (en) | Flash memory cell and methods for fabricating same | |
| CN112420721B (zh) | eflash器件的控制栅刻蚀方法 | |
| CN102969280A (zh) | 提高半导体器件可微缩性的方法 | |
| CN103943625A (zh) | 一种nand闪存器件及其制造方法 | |
| CN103390589A (zh) | Nor结构闪存及其制备方法 | |
| CN100362664C (zh) | 非挥发性存储单元及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |