CN102593060B - 分栅闪存单元及其制造方法 - Google Patents

Abstract

一种分栅闪存单元制造方法，包括：提供衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、氮化硅层、阻挡层、控制栅；在第二区域衬底形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；隧穿层阻挡层在第一区域衬底内形成有源、漏区。相应地，本发明还提供利用上述方法形成的分栅闪存单元。利用本发明所提供的分栅闪存单元及其制造方法采用局域化分离电荷存储数据，有利于实现器件的小型化，此外，利用本发明所提供的分栅闪存单元及其制造方法可以降低编程电压，降低功耗，并且可以克服短沟道效应。

Description

分栅闪存单元及其制造方法

技术领域

本发明涉及半导体工艺领域，特别涉及一种分栅闪存单元及其制造方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flashmemory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：controlgate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floatinggate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。

图1给出现有分栅存储单元的结构示意图。每个分栅存储单元包括二个存储晶体管110和与之相邻的字线120(WL：wordline)，每个存储晶体管110是一个存储子单元，并且两个存储晶体管110共用字线120，所述存储晶体管110包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线与浮栅101之间具有隧穿绝缘层103。

但是现有的分栅闪存单元编程电压比较大，并且器件小型化受到限制。在公开号为CN1881592A的中国专利申请中提出了一种以SONOS(硅氧化物氮化物氧化物)结构存储器件，但是仍然没有解决上述问题。

发明内容

本发明解决的问题是提供一种编程电压比较小，并且有利于器件小型化的分栅闪存单元及其制造方法。

为解决上述问题，本发明提供一种分栅闪存单元制造方法，包括：提供衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、氮化硅层、阻挡层、控制栅；在第二区域衬底形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；在控制栅与字线相对的两侧形成源、漏区。

优选地，形成字线的步骤包括：依次形成覆盖衬底表面的隧穿层、氮化硅层、阻挡层、多晶硅层；在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述多晶硅层、阻挡层、氮化硅层、隧穿层，直至暴露所述衬底；以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。

优选地，所述开口还包括第三侧墙。

优选地，沟槽深度的范围是100-1000埃。

优选地，字线的宽度的小于0.18毫米。

优选地，所述隧穿层的材料是二氧化硅。

优选地，所述隧穿层的厚度的范围是10-50埃。

优选地，所述氮化硅层的厚度的范围是50-100埃。

优选地，阻挡层的材料是二氧化硅。

优选地，所述阻挡层的厚度的范围是40-100埃。

优选地，所述衬底为p型衬底，所述衬底还包括依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。

相应地，本发明还提供一种分栅闪存单元，包括：衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域；部分位于第二区域衬底内的字线，所述字线与衬底以隔离介质层隔开；依次位于第一区域衬底表面的隧穿层、氮化硅层、阻挡层、控制栅；隧穿层、氮化硅层、阻挡层、控制栅与字线以隔离介质层隔离；位于控制栅与字线相对两侧的源、漏区。

优选地，隧穿层、氮化硅层、阻挡层、控制栅与字线之间还包括第三侧墙。

优选地，所述隧穿层的厚度的范围是10-50埃。

优选地，所述阻挡层的厚度的范围是40-100埃。

优选地，所述氮化硅层的厚度的范围是50-100埃。

优选地，所述衬底为p型衬底，所述衬底还包括依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。

与现有技术相比，本发明具有以下优点：

第一，本发明采用ONO层存储数据，利用氮化硅中氮原子与硅原子之间的不饱和键存储数据，所以对数据采用的是局域化分离存储，任何局部的氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。

第二，本发明在不造成源、漏区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。

第三、分栅闪存单元沟道垂直于氮化硅层，沟道中热电子运行方向与氮化硅层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。

附图说明

图1是现有分栅闪存单元结构示意图；

图2是本发明所提供的分栅闪存单元制造方法流程示意图；

图3是本发明的一个实施例的流程示意图；

图4至图13是本发明的实施例的分栅闪存单元制造方法的示意图。

具体实施方式

由背景技术可知，现有分栅闪存单元编程电压比较大，并且器件小型化受到限制。本发明的发明人研究发现，现有的分栅闪存单元采用多晶硅为存储介质，其采用与一般栅极相同的多晶硅，因此能够很好的与传统工艺兼容，但由于其可导性，为确保存储器件的数据保持力，必须保证无任何氧化物缺陷，因此隧穿氧化层的厚度不能进一步减薄(一般要大于70埃)，这样就不利于工作电压的降低，从而导致器件尺寸的缩小受到限制。发明人经过进一步研究，在本发明中提供一种分栅闪存单元及其制造方法。

图2是本发明所提供的分栅闪存单元制造方法流程示意图，本发明所提供的分栅闪存单元制造方法包括以下步骤：

S101，提供衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、氮化硅层、阻挡层、控制栅。

S102，在第二区域衬底形成沟槽。

S103，在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线。

S104，在控制栅与字线相对的两侧形成源、漏区。

所述第一区域I用于在后续过程中形成存储晶体管。所述第二区域II用于在后续步骤中形成字线。所述晶体管与字线的形成次序可以调整。

本发明所提供的分栅闪存单元制造方法具有以下优点：

第一，本发明采用氮化硅中的氮硅不饱和键存储数据，即采用局域化分离电荷存储数据，所以任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。

第二，本发明在不造成源、漏区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。

第三、分栅闪存单元沟道垂直于氮化硅层，沟道中热电子运行方向与氮化硅层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。

下面结合附图和实施方式对本发明所提供的分立栅快闪存储器制造方法进行详细描述。图3为本发明的一个实施例的流程示意图，本实施例包括以下步骤：

S201，提供衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域，所述衬底表面依次形成有隧穿层、氮化硅层、阻挡层、多晶硅层。

S202，在所述多晶硅层表面形成含有开口的刻蚀停止层。

S203，以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述多晶硅层、阻挡层、氮化硅层、隧穿层，直至暴露所述衬底。

S204，以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽。

S205，在所述沟槽表面形成隔离介质层。

S206，形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。

S207，在第一区域衬底表面形成控制栅。

S208，在控制栅与字线相对的两侧形成源、漏区。

参考图4，提供衬底201，所述衬底201包括至少两个第一区域I和位于两个第一区域I之间的第二区域II，所述衬底表面依次形成有隧穿层202、氮化硅层205、阻挡层206、多晶硅层207。

所述衬底201的材质可以为硅、锗硅、绝缘体上硅等。所述衬底201的作用是在后续过程中形成分立栅快闪存储单元，分立栅快闪存单元的隧穿载流子可以为电子，也可为空穴，当隧穿载流子为电子时，待形成分栅闪存单元的半导体衬底201部分为P型，可通过注入硼离子实现。当隧穿载流子为空穴时，待形成分栅闪存单元的半导体衬底201部分为N型，可通过注入磷离子实现。本实施例的存储器件采用电子作为载流子。在本发明的其它实施例中，也可以采用空穴作为载流子。

在本实施例中，所述隧穿层202、阻挡层206的材料是二氧化硅，隧穿层202的厚度范围是10-50埃，阻挡层206的厚度范围是40-100埃。隧穿层202的作用是隔离衬底与氮化硅层205，阻挡层206的作用是隔离氮化硅层205与后续形成的控制栅，阻挡俘获的电子流至后续形成的控制栅。氮化硅层205包括俘获穿过隧穿层202的电子的氮硅不饱和键，用于存储数据，所述氮化硅层的形成工艺是化学气相沉积法，所述氮化硅层的厚度范围是50-100埃。隧穿层202、氮化硅层205、阻挡层206构成ONO结构。可以采用现有工艺形成上述ONO结构。

分立栅快闪存储器包括若干个存储单元，每个存储单元包括两个存储晶体管和两个存储晶体管共用的字线，每个存储晶体管是一个存储子单元，可以单独实现编程、读取或者擦除，相邻存储单元之间以隔离结构200隔开，在本实施例中，示意性地以一个存储单元为例。

所述第一区域I用于在后续过程中形成存储晶体管。所述第二区域II用于在后续步骤中形成字线。

优选地，在本实施例中，采用电子为载流子，所述衬底201为p型衬底，所述衬底201还包括依次位于衬底表面的n型埋层203和p阱204，所述字线嵌入所述p型阱204。n型埋层203与p型衬底201形成一个pn结，型埋层203与p阱204形成一个pn结，由于二极管正向导通，反向截止的特性，不论衬底上加的是高压还是低压，所述n型埋层203和p阱204都可以有效电隔离分立栅快闪存储单元与外围电路，从而提高分立栅快闪存储单元的信噪比。形成衬底表面的n型埋层203和p阱204的工艺可采用现有工艺。

参考图5，在所述多晶硅层207表面形成含有开口209的刻蚀停止层208。

所述刻蚀停止层208是与所述多晶硅层207具有较高刻蚀选择比的介质材料，在本实施例中所述刻蚀停止层208的材料是氮化硅。

如图5所示，所述开口209的宽度和位置定义了后续形成的沟槽的宽度和位置，从而定义了后续形成的字线的宽度和位置。

请参考图6，以所述刻蚀停止层208为掩膜，沿所述开口依次刻蚀所述多晶硅层207、阻挡层206、氮化硅层205、隧穿层202，直至暴露所述衬底201。

可以采用现有的刻蚀技术，比如等离子体刻蚀技术依次刻蚀所述多晶硅层207、阻挡层206、氮化硅层205、隧穿层202，直至暴露所述衬底201。

请参考图7、图8以刻蚀停止层208为掩膜，刻蚀所述衬底201，形成沟槽211。

优选地，如图7所示，所述开口209包含侧壁210，所述侧壁210覆盖刻蚀停止层208、多晶硅层207、阻挡层206、氮化硅层205、隧穿层202由刻蚀形成的侧壁，然后以所述刻蚀停止层208和第三侧墙210为掩膜刻蚀所述衬底201，形成沟槽211。

所述侧墙210可以采用现有形成侧墙的工艺形成，所述侧墙210的材料为二氧化硅。

所述第三侧墙210可以在刻蚀衬底201过程中对多晶硅层207、阻挡层206、氮化硅层205、隧穿层202的侧壁形成保护，并且可以进一步隔离后续形成的字线与多晶硅层207、阻挡层206、氮化硅层205、隧穿层202。

请参考图8，沟槽211的深度，即字线嵌入衬底201中的深度，可以根据所用光刻工艺尺寸和由存储单元编程状态下的工作电压确定的存储单元抗编程干扰的最佳沟道长度决定。由几何关系得知，沟槽211的宽度R，沟槽211的深度d，以及存储单元沟道长度x之间的关系是：2d＝x-R，所以在本发明的实施例中，沟槽211的深度d的范围是2d≤x-r，其中，x等于闪存单元抗编程干扰的最佳沟道长度，r等于光刻工艺可实现的最小尺寸，r≤R，在本发明的较佳实施例中沟槽211深度的范围是100-1000埃。

所述刻蚀工艺可以采用现有的干法刻蚀工艺。

接着，在所述沟槽211表面形成隔离介质层212。

所述隔离介质层212用于隔离后续形成的字线与衬底，在本实施例中所述隔离介质层212的材料是二氧化硅，形成工艺是低压高温气相淀积工艺所形成的隔离介质层212的厚度的范围是100-500埃。

请参考图9，形成填充满所述沟槽211且厚度大于所述沟槽211的深度的字线213。

在本实施例中所述字线213的材料是多晶硅，可以利用化学气相沉积工艺形成填充满所述沟槽211的多晶硅，然后对所形成的多晶硅进行平坦化处理，比如进行化学机械研磨，直至暴露所述刻蚀停止层208，形成所述字线213，因为形成字线的工艺已为本领域技术人员熟知，在此不再详述。在本发明的其他实施例中，所述字线213的材料还可以是其他材料，比如金属，或者合金。

在本发明的实施例中，所述字线213的宽度小于0.18毫米。

请参考图10和图11，在第一区域I衬底201表面形成控制栅218。

具体地，形成控制栅218的步骤包括：

去除多晶硅层207表面的刻蚀停止层208，在本实施例中，采用含磷酸的试剂去除所述刻蚀停止层208。

在多晶硅层207表面形成绝缘介质层216，在本实施例中，所形成的绝缘介质层216的材料是二氧化硅，在本发明的其他实施例中，还可以采用其他材料形成所述绝缘介质层216，比如氮化硅。形成所述绝缘介质层216的工艺选择的是化学气相沉积法。因为在去除刻蚀停止层208之后，衬底表面有高度差，所以所形成的绝缘介质层216表面不平坦。

刻蚀所述绝缘介质层216，形成侧墙217，因为所述绝缘介质层216表面不平坦，所以所形成的侧墙217的表面非平面。

形成覆盖字线213和侧墙217的光刻胶层。

以前述步骤所形成的光刻胶层为掩膜，依次刻蚀所述绝缘介质层216、多晶硅层207、阻挡层206、氮化硅层205、隧穿层202，直至暴露衬底，形成控制栅218。

优选地，形成控制栅后，进一步在控制栅两侧形成浅掺杂区，并去除所述光刻胶层。

参考图12、13采用现有工艺在控制栅与字线相对的两侧形成源、漏区220。

首先如图12所示，利用现有的形成侧墙的工艺形成覆盖隧穿层202、氮化硅层205、阻挡层206、控制栅206侧壁的第二侧墙219。

然后，以第一侧墙217、第二侧墙219为掩膜对衬底进行掺杂，在第一区域I形成源、漏区220。

在本实施例中，先形成位于第二区域II的字线213，再形成位于第一区域I的控制栅218以及源、漏区220，在本发明的其他实施例中，还可以先形成位于第一区域I的控制栅218以及源、漏区220，再形成位于第二区域II的字线213。总之，不应该用位于第二区域II的字线213以及位于第一区域I的控制栅218，位于第一区域I的源、漏区220的形成次序来限定本发明的保护范围。

本发明还提供利用上述方法所形成的分栅闪存单元，请参考图13，本发明所提供的分栅闪存单元包括：衬底201，所述衬底201包括至少两个第一区域I和位于两个第一区域I之间的第二区域II；部分位于第二区域II衬底201内的字线213，所述字线213与衬底201以隔离介质层212隔开；依次位于第一区域I衬底201表面的隧穿层202、氮化硅层205、阻挡层206、控制栅218；隧穿层202、氮化硅层205、阻挡层206、控制栅218与字线213以隔离介质层212隔离；位于控制栅218与字线213相对两侧的源、漏区220。

优选地，所述隧穿层202、氮化硅层205、阻挡层206、控制栅218与字线213之间还包括第三侧墙210。

优选地，所述隧穿层202的厚度的范围是10-50埃。

优选地，所述阻挡层206的厚度的范围是40-100埃。

优选地，所述氮化硅层205的厚度的范围是50-100埃。

优选地，所述衬底201为p型衬底，所述衬底还包括依次位于衬底201表面的n型埋层和p阱，所述字线213嵌入所述p型阱。

本发明采用氮硅不饱和键存储数据，即采用局域化分离电荷存储数据，所以任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。

其次，本发明中字线嵌入衬底，字线沟道长度等于字线宽度加上字线嵌入衬底的深度的两倍，所以本发明在不造成源、漏区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。

第三、分栅闪存单元沟道垂直于氮化硅层，沟道中热电子运行方向与氮化硅层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种分栅闪存单元制造方法，其特征在于，包括：

提供衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域；

依次形成覆盖衬底表面的隧穿层、氮化硅层、阻挡层、多晶硅层；

在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；

以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述多晶硅层、阻挡层、氮化硅层、隧穿层，直至暴露所述衬底；

以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；

在所述沟槽表面形成隔离介质层；

形成填充满所述沟槽且厚度大于所述沟槽的深度的字线；

所述第一区域衬底表面形成控制栅；

在控制栅与字线相对的两侧形成源、漏区。

2.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述开口还包括第三侧墙。

3.依据权利要求1的分栅闪存单元制造方法，其特征在于，沟槽深度的范围是100-1000埃。

4.依据权利要求1的分栅闪存单元制造方法，其特征在于，字线的宽度的小于0.18毫米。

5.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述隧穿层的材料是二氧化硅。

6.依据权利要求5的分栅闪存单元制造方法，其特征在于，所述隧穿层的厚度的范围是10-50埃。

7.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述氮化硅层的厚度的范围是50-100埃。

8.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述阻挡层的材料是二氧化硅。

9.依据权利要求8的分栅闪存单元制造方法，其特征在于，所述阻挡层的厚度的范围是40-100埃。

10.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述衬底为p型衬底，所述衬底还包括依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。

11.一种分栅闪存单元，其特征在于，包括：

衬底，所述衬底包括至少两个第一区域和位于两个第一区域之间的第二区域；

部分位于第二区域衬底内的字线，所述字线与衬底以隔离介质层隔开；

依次位于第一区域衬底表面的隧穿层、氮化硅层、阻挡层、控制栅；

隧穿层、氮化硅层、阻挡层、控制栅与字线以隔离介质层隔离；

位于控制栅与字线相对两侧的源、漏区。

12.依据权利要求11的分栅闪存单元，其特征在于，隧穿层、氮化硅层、阻挡层、控制栅与字线之间还包括第三侧墙。

13.依据权利要求11的分栅闪存单元，其特征在于，所述隧穿层的厚度的范围是10-50埃。

14.依据权利要求11的分栅闪存单元，其特征在于，所述阻挡层的厚度的范围是40-100埃。

15.依据权利要求11的分栅闪存单元，其特征在于，所述氮化硅层的厚度的范围是50-100埃。

16.依据权利要求11的分栅闪存单元，其特征在于，所述衬底为p型衬底，所述衬底还包括依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。