CN113782418A - 半导体器件的制作方法 - Google Patents

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向磊
金佩
于涛易
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

本申请公开了一种半导体器件的制作方法，包括：提供一衬底，衬底上形成有半导体器件，半导体器件之间形成有沟槽；在半导体器件表面覆盖填充物，填充物填充沟槽，填充物具有流动性，覆盖的填充物的上表面为平面；在半导体器件和填充物上覆盖光阻，对光阻的目标区域进行曝光，显影去除目标区域的光阻，使目标区域的填充物暴露；进行刻蚀，去除目标区域的目标结构；去除光阻和填充物。本申请通过在半导体器件的制作过程中，在对存在沟槽的图形进行光刻前，在半导体器件表面覆盖填充物，从而使得器件上方为平坦的平面，从而避免了由于沟槽存在梯度使得光刻后的光阻容易脱胶，提高了器件的良率。

Description

半导体器件的制作方法
技术领域
本申请涉及半导体制造技术领域，具体涉及一种半导体器件的制作方法。
背景技术
随着半导体制造业工艺节点的演进，晶圆上图形的尺寸的越来越小，在半导体器件的制造过程中，会形成各种关键尺寸(critical dimension，CD)较小的沟槽或通孔，使得晶圆表面不平坦，从而在其上覆盖光阻并进行曝光后，会产生一定程度的“脱胶”现象(光阻图形脱离其目标位置)。
以存储器件(例如，分栅式快闪(flash)存储器件)为例，对脱胶现象进行说明：该存储器件包括字线多晶硅(word line，WL)以及位于字线多晶硅两侧的浮栅(float gate，FG)多晶硅和控制栅(control gate，CG)多晶硅，通常，在形成存储器件的过程中，需要采用光刻工艺对控制栅多晶硅进行刻蚀，由于存储器件之间存在沟槽，因此晶圆表面存在存储器件和沟槽底部之间的台阶差，在覆盖光阻后，由于台阶差的存在且光阻图形尺寸较小，容易发生脱胶现象，从而降低了产品的良率。
发明内容
本申请提供了一种半导体器件的制作方法，可以解决相关技术中提供的半导体的制作方法在对存在沟槽的图形进行光刻时容易发生脱胶的问题。
一方面，本申请实施例提供了一种半导体器件的制作方法，包括：
提供一衬底，所述衬底上形成有半导体器件，所述半导体器件之间形成有沟槽；
在所述半导体器件表面覆盖填充物，所述填充物填充所述沟槽，所述填充物具有流动性，覆盖的所述填充物的上表面为平面；
在所述半导体器件和所述填充物上覆盖光阻，对所述光阻的目标区域进行曝光，显影去除所述目标区域的光阻，使所述目标区域的填充物暴露；
进行刻蚀，去除所述目标区域的目标结构；
去除所述光阻和所述填充物。
可选的，所述填充物包括HERC53。
可选的，所述在所述半导体器件表面覆盖填充物，包括：
通过旋涂的方式在所述半导体器件表面覆盖所述HERC53。
可选的，所述衬底从俯视角度观察包括元胞区域和边缘区域；
所述元胞区域的半导体器件包括分栅型存储器件；
所述边缘区域的半导体器件包括边缘器件。
可选的，所述分栅型存储器件包括字线多晶硅以及形成于所述字线多晶硅两侧的控制栅多晶硅和浮栅多晶硅，所述控制栅多晶硅形成于所述浮栅多晶硅上方；
所述边缘器件包括字线多晶硅以及形成于所述字线多晶硅两侧的控制栅多晶硅；
在所述元胞区域，所述浮栅多晶硅和所述字线多晶硅形成于所述衬底上的栅介电层上，在所述边缘区域，所述控制栅多晶硅和所述字线多晶硅形成于所述栅介电层上；
在所述元胞区域，所述控制栅多晶硅和所述浮栅多晶硅形成于所述分栅型存储器件之间，在所述边缘区域，所述控制栅多晶硅形成于所述边缘器件之间。
可选的，在所述元胞区域，所述目标结构为预定区域的控制栅多晶硅和浮栅多晶硅；
在所述边缘区域，所述目标结构为预定区域的控制栅多晶硅。
可选的，所述分栅型存储器件中，所述控制栅多晶硅和所述浮栅多晶硅之间形成有氧化层-氮化层-氧化层(oxide nitride oxide，ONO)。
本申请技术方案，至少包括如下优点：
通过在半导体器件的制作过程中，在对存在沟槽的图形进行光刻前，在半导体器件表面覆盖填充物，从而使得器件上方为平坦的平面，从而避免了由于沟槽存在梯度使得光刻后的光阻容易脱胶，提高了器件的良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的半导体器件的制作方法的流程图；
图2至图6是本申请一个示例性实施例提供的半导体器件的制作过程中元胞区域的刻蚀示意图；
图7至图11是本申请一个示例性实施例提供的半导体器件的制作过程中边缘区域的刻蚀示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的半导体器件的制作方法的流程图，该方法包括：
步骤101，提供一衬底，衬底上形成有半导体器件，半导体器件之间形成有沟槽。
参考图2，其示出了本申请一个示例性实施例提供的形成有半导体器件的衬底的元胞(cell)区域剖面示意图；参考图7，其示出了本申请一个示例性实施例提供的形成有半导体器件的衬底的边缘区域剖面示意图。如图2和图7所示，衬底210上形成有栅介电层220，栅介电层220上形成有半导体器件，半导体器件之间存在有沟槽221和沟槽222。
示例性的，如图2和图7所示，衬底210从俯视角度观察包括元胞区域和边缘区域，元胞区域形成的半导体器件为分栅型存储器件，边缘区域形成的半导体器件包括边缘器件。其中：
分栅型存储器件包括字线多晶硅231以及形成于字线多晶硅231两侧的控制栅多晶硅232和浮栅多晶硅233，控制栅多晶硅232形成于浮栅多晶硅233上方，在元胞区域，浮栅多晶硅233和字线多晶硅231形成于衬底310上的栅介电层220上；边缘器件包括字线多晶硅231以及形成于字线多晶硅231两侧的控制栅多晶硅232，在边缘区域，控制栅多晶硅232和字线多晶硅321形成于栅介电层220上。
在元胞区域，控制栅多晶硅232和浮栅多晶硅233形成于两个分栅型存储器件之间；在边缘区域，控制栅多晶硅232形成于两个边缘器件之间；在元胞区域和边缘区域之间，控制栅多晶硅232形成于边缘器件和分栅型存储器件之间。
在元胞区域，字线多晶硅231、控制栅多晶硅232和浮栅多晶硅233之间形成有隔离层221；在边缘区域，字线多晶硅231和控制栅多晶硅232之间形成有隔离层221。可选的，控制栅多晶硅232和浮栅多晶硅233之间的隔离层为ONO。
由于分栅型存储器件之间存在沟槽221，边缘器件存在沟槽222，因此存在器件和沟槽底部之间的台阶差，在覆盖光阻后，由于台阶差的存在且光阻图形尺寸较小，容易发生脱胶现象，从而降低了产品的良率。
步骤102，在半导体器件表面覆盖填充物，填充物填充沟槽，填充物具有流动性，覆盖的填充物的上表面为平面。
可选的，该填充物包括HERC53(是一种底部抗反射涂层(bottom anti-reflectivecoating，BARC)材料)，可通过旋涂的方式在半导体器件表面覆盖HERC53。
参考图3，其示出了本申请一个示例性实施例中，在分栅型存储器件表面覆盖填充物的剖面示意图；参考图8，其示出了本申请一个示例性实施例中，在边缘器件表面覆盖填充物的剖面示意图。如图3和图8所示，该填充物301覆盖分栅型存储器件和边缘器件后，形成平坦的上表面。
步骤103，在半导体器件和填充物上覆盖光阻，对光阻的目标区域进行曝光，显影去除目标区域的光阻，使目标区域的填充物暴露。
参考图4，其示出了本申请一个示例性实施例中，采用光刻工艺在分栅型存储器件和填充物上覆盖光阻的剖面示意图；参考图9，其示出了本申请一个示例性实施例中，采用光刻工艺在边缘器件和填充物上覆盖光阻的剖面示意图。示例性的，如图4和图9所示，采用光刻工艺覆盖光阻302后，目标区域(其位于分栅型存储器件之间，以及边缘器件之间)的填充物301暴露。由于覆盖填充物301，消除了台阶差，从而使光阻302覆盖的区域为平坦的区域，降低了脱胶的几率。
步骤104，进行刻蚀，去除目标区域的目标结构。
参考图5，其示出了本申请一个示例性实施例中，刻蚀去除元胞区域的目标区域的目标结构的剖面示意图；参考图10，其示出了本申请一个示例性实施例中，刻蚀去除边缘区域的目标区域的目标结构的剖面示意图。
示例性的，如图5所示，在元胞区域，目标结构为分栅型存储器件之间预定区域的控制栅多晶硅232和浮栅多晶硅233，通过刻蚀后，目标区域的控制栅多晶硅232和浮栅多晶硅233被去除；如图10所示，在边缘区域，目标结构为边缘器件之间预定区域的控制栅多晶硅232，通过刻蚀后，目标区域的控制栅多晶硅232被去除。
步骤105，去除光阻和填充物。
参考图6，其示出了本申请一个示例性实施例中，去除元胞区域的光阻和填充物后的剖面示意图；参考图11，其示出了本申请一个示例性实施例中，去除边缘区域的光阻和填充物后的剖面示意图。示例性的，可采用灰化(ashing)工艺去除光阻302和填充物301。
综上所述，本申请实施例中，通过在半导体器件的制作过程中，在对存在沟槽的图形进行光刻前，在半导体器件表面覆盖填充物，从而使得器件上方为平坦的平面，从而避免了由于沟槽存在梯度使得光刻后的光阻容易脱胶，提高了器件的良率。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (7)

1.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底上形成有半导体器件，所述半导体器件之间形成有沟槽；
在所述半导体器件表面覆盖填充物，所述填充物填充所述沟槽，所述填充物具有流动性，覆盖的所述填充物的上表面为平面；
在所述半导体器件和所述填充物上覆盖光阻，对所述光阻的目标区域进行曝光，显影去除所述目标区域的光阻，使所述目标区域的填充物暴露；
进行刻蚀，去除所述目标区域的目标结构；
去除所述光阻和所述填充物。
2.根据权利要求1所述的方法，其特征在于，所述填充物包括HERC53。
3.根据权利要求2所述的方法，其特征在于，所述在所述半导体器件表面覆盖填充物，包括：
通过旋涂的方式在所述半导体器件表面覆盖所述HERC53。
4.根据权利要求1至3任一所述的方法，其特征在于，所述衬底从俯视角度观察包括元胞区域和边缘区域；
所述元胞区域的半导体器件包括分栅型存储器件；
所述边缘区域的半导体器件包括边缘器件。
5.根据权利要求4所述的方法，其特征在于，所述分栅型存储器件包括字线多晶硅以及形成于所述字线多晶硅两侧的控制栅多晶硅和浮栅多晶硅，所述控制栅多晶硅形成于所述浮栅多晶硅上方；
所述边缘器件包括字线多晶硅以及形成于所述字线多晶硅两侧的控制栅多晶硅；
在所述元胞区域，所述浮栅多晶硅和所述字线多晶硅形成于所述衬底上的栅介电层上，在所述边缘区域，所述控制栅多晶硅和所述字线多晶硅形成于所述栅介电层上；
在所述元胞区域，所述控制栅多晶硅和所述浮栅多晶硅形成于所述分栅型存储器件之间，在所述边缘区域，所述控制栅多晶硅形成于所述边缘器件之间。
6.根据权利要求5所述的方法，其特征在于，在所述元胞区域，所述目标结构为预定区域的控制栅多晶硅和浮栅多晶硅；
在所述边缘区域，所述目标结构为预定区域的控制栅多晶硅。
7.根据权利要求6所述的方法，其特征在于，所述分栅型存储器件中，所述控制栅多晶硅和所述浮栅多晶硅之间形成有ONO。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117410173A (zh) * 2023-12-15 2024-01-16 中晶新源(上海)半导体有限公司 一种阶梯介质层的沟槽半导体器件的制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166721A (ja) * 1988-12-20 1990-06-27 Sanyo Electric Co Ltd 半導体装置の製造方法
CN101246884A (zh) * 2007-02-12 2008-08-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离区、浅沟槽隔离区掩膜版及浅沟槽隔离区制造方法
CN102593060A (zh) * 2011-01-07 2012-07-18 上海宏力半导体制造有限公司 分栅闪存单元及其制造方法
CN104425216A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 具有沟槽的半导体衬底的光刻方法
CN104425366A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN104505339A (zh) * 2014-12-31 2015-04-08 株洲南车时代电气股份有限公司 一种igbt深沟槽光刻工艺
CN106356374A (zh) * 2015-07-13 2017-01-25 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
DE102016116587A1 (de) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Verwendung eines tensidhaltigen Schrumpfmaterials, um ein durch Kapillarkräfte verursachtes Zusammenfallen einer Photoresiststruktur zu verhindern
CN113206097A (zh) * 2021-04-25 2021-08-03 华虹半导体(无锡)有限公司 存储器件的制作方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166721A (ja) * 1988-12-20 1990-06-27 Sanyo Electric Co Ltd 半導体装置の製造方法
CN101246884A (zh) * 2007-02-12 2008-08-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离区、浅沟槽隔离区掩膜版及浅沟槽隔离区制造方法
CN102593060A (zh) * 2011-01-07 2012-07-18 上海宏力半导体制造有限公司 分栅闪存单元及其制造方法
CN104425216A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 具有沟槽的半导体衬底的光刻方法
CN104425366A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN104505339A (zh) * 2014-12-31 2015-04-08 株洲南车时代电气股份有限公司 一种igbt深沟槽光刻工艺
CN106356374A (zh) * 2015-07-13 2017-01-25 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
DE102016116587A1 (de) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Verwendung eines tensidhaltigen Schrumpfmaterials, um ein durch Kapillarkräfte verursachtes Zusammenfallen einer Photoresiststruktur zu verhindern
CN113206097A (zh) * 2021-04-25 2021-08-03 华虹半导体(无锡)有限公司 存储器件的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117410173A (zh) * 2023-12-15 2024-01-16 中晶新源(上海)半导体有限公司 一种阶梯介质层的沟槽半导体器件的制作方法
CN117410173B (zh) * 2023-12-15 2024-03-08 中晶新源(上海)半导体有限公司 一种阶梯介质层的沟槽半导体器件的制作方法

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