JPH0897309A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH0897309A JPH0897309A JP6259093A JP25909394A JPH0897309A JP H0897309 A JPH0897309 A JP H0897309A JP 6259093 A JP6259093 A JP 6259093A JP 25909394 A JP25909394 A JP 25909394A JP H0897309 A JPH0897309 A JP H0897309A
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Abstract
制御性を向上させて、書き込み時の電子の注入効率、消
去時の電子引き抜き効率を向上させる。 【構成】 シリコン基板1上に浮遊ゲート2をそのチャ
ネル長方向の端面を制御ゲート3aに整合させて形成す
る。ポリシリコンの堆積とエッチバックにより浮遊ゲー
ト2と制御ゲート3aとの積層ゲートの側面に側壁とし
てのスプリットゲート3bを形成し、ドレイン領域5を
形成する側のスプリットゲートを除去する。ゲート2、
3a、3bをマスクとして不純物を導入してソース領域
4、ドレイン領域5を形成する。層間絶縁膜8を形成
し、コンタクト孔7a、7bを開孔した後、ビット線と
なるアルミ配線6a、ソース線となるアルミ配線6bを
形成する。
Description
置およびその製造方法に関し、特に、メモリセルを構成
するMOSFETの制御ゲートの一部がチャネル領域の
一部に対向するように形成される、一括消去が可能な不
揮発性半導体記憶装置およびその製造方法にに関するも
のである。
セルとして、半導体基板表面上のソースとドレインとの
間に形成されるチャネル上に、第1のゲート絶縁膜を介
して浮遊ゲートを設け、さらにその上に第2のゲート絶
縁膜を介して浮遊ゲートと容量結合する制御ゲートを形
成した電界効果トランジスタ(積層ゲート型メモリセ
ル)が知られている。この記憶素子では、浮遊ゲートの
電荷蓄積状態の相違によるしきい値電圧の相違をデータ
の“0”、“1”として記憶する。
的に1ビット毎の書き込みが可能で、電気的に多ビット
を一括して消去するフラッシュメモリに広く用いられて
いる。このメモリセルに情報を書き込むには、制御ゲー
トを正の高電位にして基板表面にチャネルを形成し、ド
レインに正の電圧を印加する。この時、チャネル内を走
行する電子は、チャネル上に発生した高電界によりエネ
ルギーを受け、絶縁膜によるポテンシャル障壁を越えて
浮遊ゲートに注入される。このように浮遊ゲートに電子
が注入された状態を書き込み状態とする。
は、制御ゲートを0または負の電位にし、基板またはソ
ースを正または0の電位にし、浮遊ゲート−基板間また
は浮遊ゲート−ソース間に作られる負の電位差によっ
て、浮遊ゲート内の電子をFowler-Nordheim トンネル電
流により放出することによって行う。
で構成し、NOR構成としたフラッシュメモリでは、多
ビット一括消去後のしきい値のばらつきを小さくし、メ
モリセルが過剰消去状態、すなわち消去後の閾値電圧が
負とならないようにすることが極めて重要である。なぜ
ならば、過剰消去されたビットがあるとメモリセルアレ
イ中からセルを選択して読み出すことが不可能となって
しまうからである。
ルとして、浮遊ゲートをソース領域とはオフセットを有
するようにチャネル上の中心近くとドレインとにまたが
る領域上のみに設けたスプリットゲート型メモリセルが
ある。このオフセットはメモリセルのチャネル長・結合
容量比・セル面積に影響するため、オフセット長を自己
整合的に形成することは安定なデバイス動作を得るため
に重要となる。
フセット長を自己整合的に形成したスプリットゲート型
メモリセルとしては、浮遊ゲートの側壁部に自己整合的
に形成された導体膜と制御ゲートとを電気的に接続した
メモリセルがある(例えば、特開平2−23672号公
報)。
記載された、浮遊ゲートの側壁部に自己整合的に形成さ
れた導体膜と制御ゲートとを電気的に接続したメモリセ
ルを示す図であって、図15(a)は平面図、図15
(b)、(c)は、そのA−A線とB−B線の断面図で
ある。この図において、1はシリコン基板、2は浮遊ゲ
ート、3aは制御ゲート、3bはスプリットゲート、4
はソース領域、5はドレイン領域、6はアルミ配線(ビ
ット線)、7はアルミ配線6とドレイン領域5とを接続
するためのコンタクト孔、8は層間絶縁膜、9は素子分
離絶縁膜、10は浮遊ゲート2とシリコン基板1との間
の第1ゲート絶縁膜、11は浮遊ゲート2と制御ゲート
3aとの第2ゲート絶縁膜である。
に製造される。シリコン基板1上に素子分離絶縁膜9と
第1ゲート絶縁膜10を形成し、その上に第1のポリシ
リコン膜を堆積し、これをパターニングして浮遊ゲート
2を形成する。浮遊ゲート2上に第2ゲート絶縁膜11
を形成し、さらに第2のポリシリコン膜を堆積しこれを
パターニングして制御ゲート3aを形成するとともに浮
遊ゲートの側面にサイドウォール状にスプリットゲート
3bを形成する。ドレイン領域が形成される側のスプリ
ットゲートを除去した後、基板と反対導電型の不純物を
導入してソース領域4、ドレイン領域5を形成する。層
間絶縁膜8を形成し、コンタクト孔7を開孔した後、ビ
ット線となるアルミ配線6を形成する。
は、制御ゲート3aとドレイン領域5に正の電圧を印加
しソース領域4と基板を接地電圧に保持する。このと
き、浮遊ゲート2は制御ゲート3aと浮遊ゲート2間の
容量結合により正の電位が与えられ、これによりトラン
ジスタをオンさせてチャネル領域にホットエレクトロン
を発生させ発生したホットエレクトロンを引き寄せるこ
とができる。消去は、制御ゲート電極3aと基板1を接
地電位に保持し、ソース領域4を浮遊状態とする。そし
て、ドレイン領域に正の電圧を印加してトンネリングに
より浮遊ゲート2中の電子をドレインへ引き抜く。ま
た、読み出しは、制御ゲート3aとドレイン領域5に正
の電圧を与え、ソース領域4を接地電位として行う。
ットゲート型メモリセルには次のような問題が生じる。
すなわち、メモリセルの浮遊ゲートと制御ゲートのパタ
ーニングを別々のマスクを用いた写真蝕刻技術により行
うため、マスク合わせに対するズレが生じてしまう。そ
して、浮遊ゲートから制御ゲートがはみ出さないように
するためには目合わせズレを見込んだ分だけ制御ゲート
を小さく形成する必要がある。その結果、制御ゲートと
浮遊ゲートとの間の容量結合比が低下し、制御ゲートの
浮遊ゲートに対する制御性が低下する。さらに、チャネ
ル領域が制御ゲートと整合されていないことにより、制
御ゲートのチャネルに対する制御性も低くなる。そのた
め、書き込み時の電子注入効率、消去時の電子引き抜き
効率が低下し、また読み出し電流が低下する。
でデバイス設計を行う必要があるため、このズレの見込
み分だけメモリセルの面積が大きくなってしまい、高密
度化、大容量化に不利な構造となっていた。本発明は、
このような状況に鑑みてなされたものであって、その目
的は、浮遊ゲート・制御ゲート・スプリットゲート・ソ
ース領域・ドレイン領域を完全に自己整合させて、メモ
リセルを形成できるようにして、電子の注入/引き抜き
効率が高く、読み出し電流を大きくすることのできる不
揮発性半導体記憶装置を提供することにある。
め、本発明によれば、第1導電型半導体基板または第1
導電型半導体領域の表面領域内に第2導電型のソース領
域およびドレイン領域が形成され、ソース・ドレイン領
域間のドレイン領域寄りの第1のチャネル領域上に浮遊
ゲート電極と制御ゲート電極とが積層されており、ソー
ス・ドレイン領域間のソース寄りの第2のチャネル領域
上に前記浮遊ゲート電極および前記制御ゲート電極の側
面からは絶縁膜を介して隔てられかつ制御ゲート電極と
接続されたスプリットゲート電極が形成されてなり、前
記浮遊ゲート電極はゲート長方向に前記制御ゲート電極
に自己整合されて形成されており、かつ、前記スプリッ
トゲート電極は前記浮遊ゲート電極と前記制御ゲート電
極との積層体に対するサイドウォールとして形成されて
いることを特徴とする不揮発性半導体記憶装置、が提供
される。
半導体基板または第1導電型半導体領域上に素子分離領
域を形成して素子形成領域を区画する工程と、(2)前
記素子領域上に第1の絶縁膜を形成し続いて第1の導電
膜を堆積した後該第1の導電膜をパターニングして前記
素子形成領域の一部を覆うようにビット線方向に長尺の
浮遊ゲート用導体膜を形成する工程と、(3)前記浮遊
ゲート用導体膜上に第2の絶縁膜を介して第2の導電膜
を堆積し、該第2の導電膜および前記浮遊ゲート用導電
膜を同時にパターニングしてワード線を兼ねる制御ゲー
ト電極と浮遊ゲート電極とを形成する工程と、(4)前
記制御ゲート電極の上面並びに前記制御ゲート電極およ
び前記浮遊ゲート電極の側面を覆う第3の絶縁膜を形成
しその上に第3の導電膜を堆積した後、該第3の導電膜
をエッチバックして、前記浮遊ゲート電極および前記制
御ゲート電極の積層体の側面にサイドウォール状のスプ
リットゲート電極を形成する工程と、(5)ドレイン領
域を形成すべき側にある前記スプリットゲート電極を除
去する工程と、(6)前記浮遊ゲート電極および前記制
御ゲート電極からなる積層体並びに前記スプリットゲー
ト電極をマスクに第2導電型不純物を導入してソース・
ドレイン領域を形成する工程と、を含むことを特徴とす
る不揮発性半導体記憶装置の製造方法、が提供される。
ト・制御ゲート・ソース領域、ドレイン領域が完全に自
己整合的に形成されるため、浮遊ゲートに対して制御ゲ
ートの面積を最大にすることができる。その結果、制御
ゲートの浮遊ゲートに対する制御性は向上し、電子の注
入/引き抜き効率を向上させることができ、また大きな
読み出し電流を得ることができる。また、自己整合工程
においてはマスク合わせに対するズレをデバイス設計に
考慮する必要がないため、メモリセルの面積を縮小する
ことができる。さらに、制御ゲート、浮遊ゲートの容量
結合比のばらつきが小さくなり、メモリセルの書き込み
深さ、書き込み速度、読み出し電流等のデバイス特性は
安定し、デバイス製造時に歩留りが向上する。
て説明する。 [第1の実施例]図1(a)は本発明の第1の実施例を
説明するためのメモリセルの平面図、図1(b)は図1
(a)のA−A線での断面図、図1(c)は図1(a)
のB−B線での断面図である。
コン基板、2は浮遊ゲート、3aは制御ゲート、3bは
スプリットゲート、4はソース領域、5はドレイン領
域、6aはアルミ配線(ビット線)、6bはアルミ配線
(ソース線)、7aはアルミ配線6aをドレイン領域5
に接続させるためのコンタクト孔、7bはアルミ配線6
bをソース領域4と接続させるためのコンタクト孔、8
は層間絶縁膜、9は素子分離絶縁膜、10は浮遊ゲート
2とシリコン基板1との間の第1ゲート絶縁膜、11は
浮遊ゲート2と制御ゲート3aとの間の第2ゲート絶縁
膜、12は、制御ゲート3a上、並びに、浮遊ゲート2
および制御ゲート3aの側面に形成されたシリコン酸化
膜、13は、スプリットゲート3bを制御ゲート3aに
接続するためにシリコン酸化膜12に開孔されたコンタ
クト孔である。
のソース領域4は拡散層により接続されているが、この
ソース領域を形成する拡散層は数ビット(8〜64ビッ
ト)毎にアルミ配線(ソース線)6bによって裏打ちさ
れており、これによりソースの寄生抵抗は低減化されて
いる。図1に示すように、ソース線(6b)が走る領域
下にはセルは形成されていない。この実施例では、制御
ゲート3aとスプリットゲート3bを電気的に接続する
コンタクト孔13はソース線(6b)下の素子分離領域
9上に形成されている。
ト3bは、浮遊ゲート2と制御ゲート3aとの積層体の
サイドウォールとして形成されたものである。また、ソ
ース・ドレイン領域4、5は、浮遊ゲート2と制御ゲー
トの積層体およびスプリットゲート3bに対し、自己整
合されて形成されている。
等価回路を示したものである〔ただし、図1(a)では
図面の都合上ワード線3本分のセルのみが示されてい
る〕。図2中のセル(2、1)の読み出し動作は、例え
ば、ワード線W2に3Vを、ビット線B1に1Vを印加
し、他のワード線・ビット線を接地することにより、行
うことができる。また、同セルに対する書き込みは、例
えば、ワード線W2に12V、ビット線B1に7Vを印
加し、他のワード線、ビット線を接地し、セル(2、
1)において発生すホットエレクトロンを同セルの浮遊
ゲートに注入することにより行うことができる。読み出
し・書き込みいずれにおいても、選択されたワード線W
2に接続されたスプリットゲートは選択ワード線と同電
位となり、選択されないワード線W1、W3、W4、
…、に接続されたスプリットゲートは非選択ワード線と
同電位の0Vとなる。メモリセルの消去動作は、例えば
ワード線W2に−14V程度を印加し、Fowler-Nordhei
m トンネル電流機構によりワード線W2に接続されてい
るセルすべてを一括して消去することによって行う。
図11を参照して以下に説明する。各図において(a)
は平面図、(b)は平面図(a)のA−A線での断面
図、(c)は平面図(a)のB−B線での断面図であ
る。はじめに、図3に示すように、ボロン濃度が2×1
015cm-3程度のp型のシリコン基板1(あるいはp型
またはn型シリコン基板にpウェルを形成したものでも
よく、その場合はpウェルの表面部のボロン濃度が2×
1015cm-3程度)の表面部にLOCOS(Local Oxid
ation of Silicon)法により素子分離絶縁膜9を形成
し、素子分離絶縁膜9の形成されていない素子形成領域
に第1ゲート絶縁膜10を形成する。ここで、第1ゲー
ト絶縁膜10としては熱酸化による膜厚7〜10nmの
酸化シリコン膜が量産上使用可能である。
となるポリシリコン膜をCVD(Chemical Vapor Depos
ition;化学的気相成長)法により成長させ、リンドープ
によって低抵抗化した後、ビット線方向に長尺となるよ
うに、また素子形成領域を差し渡すようにパターニング
して、浮遊ゲートポリシリコン膜2′を形成する。続い
て、図5に示すように、第2ゲート絶縁膜11となる膜
厚20nm程度のシリコン酸化膜を全面に成長させる。
第2ゲート絶縁膜としては、換算膜厚が同じ、酸化膜/
窒化膜/酸化膜構造(ONO)の多層膜を用いることも
できる。さらに、制御ゲートを形成するためのポリサイ
ド膜をCVD法およびスパッタ法により全面に成長させ
る。そして、このポリサイド膜をパターニングしてワー
ド線を兼ねる制御ゲート3aを形成するとともにその下
の浮遊ゲートポリシリコン膜2′をもパターニングして
浮遊ゲート2を形成する。すなわち、制御ゲート3aと
浮遊ゲート2とはビット線方向において互いに自己整合
的に形成されることになる。制御ゲートをポリシリコン
により形成することもできる。
0.5μmのシリコン酸化膜12をCVD法により成長
させ、素子分離絶縁膜9上において、制御ゲート3aの
一部を露出させるコンタクト孔13を形成する。さら
に、図7に示すように、CVD法によりポリシリコンを
堆積してスプリットゲートポリシリコン膜3b′を形成
する。このポリシリコン膜3b′の膜厚は0.25μm
程度が適当である。
ト15にてコンタクト孔13を覆った後、スプリットゲ
ートポリシリコン膜3′を異方性ドライエッチングにて
エッチバックして、スプリットゲートポリシリコン側壁
3″を形成する。そして感光性レジスト15を剥離す
る。ここでスプリットゲートポリシリコン側壁3″と制
御ゲート3aはコンタクト孔13を介して電気的に接続
されている。
となるべき領域上およびコンタクト孔13上を感光性レ
ジスト16で覆った後、ドレイン領域5となるべき側の
スプリットゲートポリシリコン側壁3″を等方性ドライ
エッチングまたはウエットエッチングにより除去し、ソ
ース領域4形成領域側にスプリットゲート3bを形成す
る。
る。さらに、素子分離絶縁膜9、ゲート2、3a、3b
をマスクとして、砒素を、ドーズ:1〜5×1015cm
-2程度にイオン注入し、その後800〜950℃程度の
熱処理を加えてソース領域4、ドレイン領域5を形成す
る。最後に、層間絶縁膜8を堆積し、続いてこの層間絶
縁膜にコンタクト孔7a、7bを開孔し、スパッタ蒸着
法によりアルミニウムを堆積し、これをパターニングし
て、アルミ配線6a、6bを形成して、図10に示され
る構造を得る。
参照して本発明の第2の実施例について説明する。図1
1(a)は、本発明の第2の実施例を説明するためのメ
モリセルの平面図であり、図11(b)は図11(a)
のA−A線での断面図である。
ン基板、2は浮遊ゲート、3aは制御ゲート、3bはス
プリットゲート、17は、ソース・ドレイン領域を構成
するとともにビット線を構成する埋め込み拡散層、18
は、タングステン(W)またはシリサイドからなるワー
ド線、19は第1層間絶縁膜、6は主ビット線を構成す
るアルミ配線、7は、アルミ配線6を埋め込み拡散層1
7に接続するためのコンタクト孔、20は第2層間絶縁
膜、10は浮遊ゲート2とシリコン基板1との間に形成
された第1ゲート絶縁膜、11は浮遊ゲート2と制御ゲ
ート3aとの間に形成された第2ゲート絶縁膜、12
は、浮遊ゲート2・第2ゲート絶縁膜・制御ゲート3a
からなる積層ゲートとスプリットゲート3bを分離する
シリコン酸化膜である。
Array )のセルアレイであり、ソース・ドレイン領域を
構成する埋め込み拡散層17がビット線を兼ねている。
そしてこの埋め込み拡散層17は数ビット(8〜64ビ
ット)毎にアルミ配線(主ビット線)6によって裏打ち
され、これによりその寄生抵抗は低減されている。図1
2に図11(a)の等価回路を示す。図2中のセル
(2、1)の読み出し動作は、例えば、ワード線W2に
5Vを、ビット線B1を接地、ビット線B2を1.5
V、他のワード線を接地、他のビット線をフローティン
グ(オープン)とすることにより行うことができる。
線W2に12Vを印加し、ビット線B1を接地し、ビッ
ト線B2に7Vを印加し非選択の他のワード線は接地す
ることにより当該セルのチャネルにホットエレクトロン
を発生させこれをこのセルの浮遊ゲートに注入すること
により行うことができる。読み出し・書き込みのいずれ
の場合においても、各スプリットゲートはワード線18
と同電位となる。メモリセルの消去動作は、例えばワー
ド線W2に−14V程度を印加し、Fowler-Nordheim ト
ンネル電流機構によりワード線W2に接続されているセ
ルすべてを一括して消去することによって行う。
(a)〜(c)および図14(a)〜(c)を参照して
以下に説明する。これらは11図(a)のA−A線での
各工程における断面図を示している。まず、図13
(a)に示されるように、表面部がp型のシリコン基板
1の表面に、第1ゲート絶縁膜10(膜厚8〜10nm
のシリコン酸化膜)を形成した後、浮遊ゲートを形成す
るためのポリシリコン膜、第2ゲート絶縁膜(酸化膜換
算膜厚15〜25nmのONO膜)11、制御ゲートを
形成するためのポリシリコン膜を形成した後、この3層
膜を同一パターニング工程においてエッチングして、埋
め込み拡散層が形成される領域の間に浮遊ゲートポリシ
リコン膜2′・第2ゲート絶縁膜11・制御ゲートポリ
シリコン膜3a′からなる積層膜を互いに平行なパター
ンに形成する〔図11(a)参照〕。
法によりシリコン酸化膜12を形成し、次いで、CVD
法によりスプリットゲートを形成するためのスプリット
ゲートポリシリコン膜3b′を成長させる。続いて、ス
プリットゲートポリシリコン膜3b′をエッチバックし
て積層膜の両側にスプリットゲートポリシリコン側壁3
b″を形成した後、図13(c)に示すように、片側の
ポリシリコン側壁のみを除去する。このポリシリコン側
壁の除去は、感光性レジストにて残すべき側壁領域を覆
った状態で等方性ドライエッチングまたはウエットエッ
チングを施すことにより行うことができる。そして、砒
素あるいは燐などのn型不純物をイオン注入によりドー
プして埋め込み拡散層17を形成する。
遊ゲートポリシリコン膜2′・第2絶縁膜11・制御ゲ
ートポリシリコン膜3a′からなる積層膜の間を第1層
間絶縁膜19により埋め込む。この埋め込みは、BPS
G等のリフロー性の高い絶縁膜を成膜し熱処理を施した
後、これをエッチバックすることにより行なうことがで
きる。
コン酸化膜14を堆積した後、その一部を除去して、ポ
リシリコン側壁3b″の上面とポリシリコン膜3a′の
表面の一部を露出させる。しかる後、ワード線となるべ
きタングステン等の金属膜あるいはシリサイド膜を成長
させ、これをパターニングしてワード線18を形成す
る。このとき、制御ゲートポリシリコン膜3a′、第2
ゲート絶縁膜11、浮遊ゲートポリシリコン膜2′から
なる積層膜およびスプリットゲートポリシリコン側壁3
b″も同時にパターニングして、浮遊ゲート2、制御ゲ
ート3aおよびスプリットゲート3bを形成する。シリ
コン酸化膜14を形成することなく、図14(a)に示
す状態のまま直接ワード線を形成するための導電膜を形
成するようにしてもよい。
SG等を堆積して第2層間絶縁膜20を形成し、コンタ
クト孔(7)を形成した後、アルミニウムのスパッタ蒸
着とそのパターニングにより、埋め込み拡散層17の裏
打ちとなるアルミ配線6を形成する。
発性半導体記憶素子においては、浮遊ゲートが制御ゲー
トに自己整合されて形成されているので、浮遊ゲートに
対して制御ゲートの面積を最大にすることができる。そ
の結果、制御ゲートの浮遊ゲートおよびチャネルに対す
る制御性は向上し、電子の注入/引き抜き効率を向上さ
せることができ、また大きな読み出し電流を得ることが
できる。あるいは電子の注入効率等が従来通りでよい場
合には駆動電圧を低下させることができる。また、自己
整合工程においてはマスク合わせに対するズレをデバイ
ス設計に考慮する必要がないため、メモリセルの面積を
縮小することができる。さらに、制御ゲート、浮遊ゲー
トの容量結合比のばらつきが小さくなるため、メモリセ
ルの書き込み深さ、書き込み速度、読み出し電流等のデ
バイス特性が安定化し、デバイス製造時の歩留りを向上
させることができる。
めの一製造工程段階での平面図と断面図。
めの、図3の工程に続く製造工程段階での平面図と断面
図。
めの、図4の工程に続く製造工程段階での平面図と断面
図。
めの、図5の工程に続く製造工程段階での平面図と断面
図。
めの、図6の工程に続く製造工程段階での平面図と断面
図。
めの、図7の工程に続く製造工程段階での平面図と断面
図。
めの、図8の工程に続く製造工程段階での平面図と断面
図。
ための、図9の工程に続く製造工程段階での平面図と断
面図。
図。
等価回路図。
ための工程順断面図の一部。
ための、図13の工程に続く工程での工程順断面図。
Claims (7)
- 【請求項1】 第1導電型半導体基板または第1導電型
半導体領域の表面領域内に第2導電型のソース領域およ
びドレイン領域が形成され、ソース・ドレイン領域間の
ドレイン領域寄りの第1のチャネル領域上に浮遊ゲート
電極と制御ゲート電極とが積層されており、ソース・ド
レイン領域間のソース寄りの第2のチャネル領域上に前
記浮遊ゲート電極および前記制御ゲート電極の側面から
は絶縁膜を介して隔てられかつ制御ゲート電極と接続さ
れたスプリットゲート電極が形成されている不揮発性半
導体記憶装置において、 前記浮遊ゲート電極はゲート長方向に前記制御ゲート電
極に自己整合されて形成されており、かつ、前記スプリ
ットゲート電極は前記浮遊ゲート電極と前記制御ゲート
電極との積層体に対するサイドウォールとして形成され
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記制御ゲート電極と前記スプリットゲ
ート電極とが素子分離領域上にまで延長され、該領域上
で両者が接続されていることを特徴とする請求項1記載
の不揮発性半導体記憶装置。 - 【請求項3】 前記制御ゲート電極と前記スプリットゲ
ート電極とがワード線により相互に接続されていること
を特徴とする請求項1記載の不揮発性半導体記憶装置。 - 【請求項4】 (1)第1導電型半導体基板または第1
導電型半導体領域上に素子分離領域を形成して素子形成
領域を区画する工程と、 (2)前記素子領域上に第1の絶縁膜を形成し続いて第
1の導電膜を堆積した後該第1の導電膜をパターニング
して前記素子形成領域の一部を覆うようにビット線方向
に長尺の浮遊ゲート用導体膜を形成する工程と、 (3)前記浮遊ゲート用導体膜上に第2の絶縁膜を介し
て第2の導電膜を堆積し、該第2の導電膜および前記浮
遊ゲート用導電膜を同時にパターニングしてワード線を
兼ねる制御ゲート電極と浮遊ゲート電極とを形成する工
程と、 (4)前記制御ゲート電極の上面並びに前記制御ゲート
電極および前記浮遊ゲート電極の側面を覆う第3の絶縁
膜を形成しその上に第3の導電膜を堆積した後、該第3
の導電膜をエッチバックして、前記浮遊ゲート電極およ
び前記制御ゲート電極の積層体の側面にサイドウォール
状のスプリットゲート電極を形成する工程と、 (5)ドレイン領域を形成すべき側にある前記スプリッ
トゲート電極を除去する工程と、 (6)前記浮遊ゲート電極および前記制御ゲート電極か
らなる積層体並びに前記スプリットゲート電極をマスク
に第2導電型不純物を導入してソース・ドレイン領域を
形成する工程と、を含むことを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項5】 前記第(4)の工程において、第3の絶
縁膜の形成後、該第3の絶縁膜の一部を除去して素子分
離領域上の前記制御ゲート電極の表面を露出させ、第3
の導電膜の堆積後のエッチバック工程においては制御ゲ
ート電極露出部上を含む第3の導電膜を残すようにし
て、前記スプリットゲート電極を前記制御ゲート電極と
接続された状態に形成することを特徴とする請求項4記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項6】 (1)第1導電型半導体基板または第1
導電型半導体領域上に第1の絶縁膜、第1の導電膜、第
2の絶縁膜および第2の導電膜を順次形成し、この積層
体をビット線方向に長尺となる形状にパターニングして
浮遊ゲート用導電膜および制御ゲート用導電膜を形成す
る工程と、 (2)前記制御ゲート用導電膜の上面並びに前記制御ゲ
ート用導電膜および前記浮遊ゲート用導電膜の側面を覆
う第3の絶縁膜を形成しその上に第3の導電膜を堆積し
た後、該第3の導電膜をエッチバックして、前記浮遊ゲ
ート用導電膜および前記制御ゲート用導電膜の積層体の
側面にサイドウォール状のスプリットゲート用導電膜を
形成する工程と、 (3)前記浮遊ゲート用導電膜および前記制御ゲート用
導電膜の積層体の一方の側にある前記スプリットゲート
用導電膜を除去する工程と、 (4)前記浮遊ゲート用導電膜および前記制御ゲート用
導電膜からなる積層体並びに前記スプリットゲート用導
電膜をマスクに第2導電型不純物を導入してソース・ド
レイン領域を形成する工程と、 (5)少なくとも前記制御ゲート用導電膜および前記ス
プリットゲート用導電膜の上面の一部が露出した状態で
第4の導電膜を堆積し、該第4の導電膜、前記制御ゲー
ト用導電膜、前記浮遊ゲート用導電膜および前記スプリ
ットゲート用導電膜を同時にパターニングして、浮遊ゲ
ート電極、制御ゲート電極、スプリットゲート電極、お
よび、前記制御ゲート電極とスプリットゲート電極とを
接続するワード線を形成する工程と、を含むことを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項7】 前記第(4)の工程の後、前記第(5)
の工程に先立って、前記ソース・ドレイン領域上に存在
するゲート用導電膜群間の間隙を絶縁物によって埋め込
む工程が挿入されることを特徴とする請求項6記載の不
揮発性半導体記憶装置の製造方法。
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