JP3425887B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP3425887B2 JP3425887B2 JP07865199A JP7865199A JP3425887B2 JP 3425887 B2 JP3425887 B2 JP 3425887B2 JP 07865199 A JP07865199 A JP 07865199A JP 7865199 A JP7865199 A JP 7865199A JP 3425887 B2 JP3425887 B2 JP 3425887B2
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びその製造方法に関し、特に、コントロールゲート表
面にシリサイド層が形成されてなる不揮発性メモリに用
いて好適な半導体記憶装置及びその製造方法に関する。
及びその製造方法に関し、特に、コントロールゲート表
面にシリサイド層が形成されてなる不揮発性メモリに用
いて好適な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、フローティング型の不揮発性メモ
リでは、セルを絶縁分離する手段としてＬＯＣＯＳ(Loc
al Oxidation of Silicon)が用いられているが、ＬＯＣ
ＯＳ法ではバーズビークの存在による分離幅の増大及び
分離耐圧の低さからセルサイズの縮小化が困難であっ
た。そこで、セルサイズの縮小化を図るために、ＳＴＩ
(Shallow Trench Isolation)を不揮発性メモリに適用し
た製造方法が提案されている。
リでは、セルを絶縁分離する手段としてＬＯＣＯＳ(Loc
al Oxidation of Silicon)が用いられているが、ＬＯＣ
ＯＳ法ではバーズビークの存在による分離幅の増大及び
分離耐圧の低さからセルサイズの縮小化が困難であっ
た。そこで、セルサイズの縮小化を図るために、ＳＴＩ
(Shallow Trench Isolation)を不揮発性メモリに適用し
た製造方法が提案されている。
【０００３】この方法は、素子分離領域のシリコン基板
を掘り下げて溝（トレンチ）を形成し、この溝に絶縁物
を埋め込むという方法であるが、この方法の概略につい
て説明すると、まず、シリコン基板に所定の厚さのバッ
ファ酸化膜及びポリシリコン層を積層し、その上にＣＶ
Ｄ法によって酸化膜を形成する。次に、所定の形状のレ
ジストパターンを形成し、このレジストをマスクとして
酸化膜、ポリシリコン及びバッファ酸化膜を順次エッチ
ングし、レジストを除去した後、酸化膜をマスクとして
シリコン基板をエッチングしてトレンチを形成する。そ
して、このトレンチに絶縁物を埋め込んだ後、基板の平
坦化を行い素子分離領域を形成する。
を掘り下げて溝（トレンチ）を形成し、この溝に絶縁物
を埋め込むという方法であるが、この方法の概略につい
て説明すると、まず、シリコン基板に所定の厚さのバッ
ファ酸化膜及びポリシリコン層を積層し、その上にＣＶ
Ｄ法によって酸化膜を形成する。次に、所定の形状のレ
ジストパターンを形成し、このレジストをマスクとして
酸化膜、ポリシリコン及びバッファ酸化膜を順次エッチ
ングし、レジストを除去した後、酸化膜をマスクとして
シリコン基板をエッチングしてトレンチを形成する。そ
して、このトレンチに絶縁物を埋め込んだ後、基板の平
坦化を行い素子分離領域を形成する。
【０００４】上記方法を採用することによって、メモリ
のセルサイズを縮小することができるが、一方、セルサ
イズの縮小に伴って、互いに積層されるフローティング
ゲート及びコントロールゲートを形成するにあたり、段
差が大きくなると言う問題がある。
のセルサイズを縮小することができるが、一方、セルサ
イズの縮小に伴って、互いに積層されるフローティング
ゲート及びコントロールゲートを形成するにあたり、段
差が大きくなると言う問題がある。
【０００５】また、不揮発性メモリを単体として使用す
る場合には高速動作が要求されないため、ゲート材料の
抵抗はそれほど問題とはならなかったが、不揮発性メモ
リにロジック回路を搭載したロジック混載メモリでは、
ロジック回路の高速化に対応してメモリの動作速度の向
上が望まれている。
る場合には高速動作が要求されないため、ゲート材料の
抵抗はそれほど問題とはならなかったが、不揮発性メモ
リにロジック回路を搭載したロジック混載メモリでは、
ロジック回路の高速化に対応してメモリの動作速度の向
上が望まれている。
【０００６】メモリの動作速度の高速化を図るために
は、ゲート材料であるポリシリコンの抵抗を下げて信号
の伝達を早めることが重要であるが、その方法として、
例えば、ポリシリコンにリン等の不純物をドーピングし
て比抵抗を下げる方法がある。しかし、ゲートの膜厚が
薄い場合にはリン等の不純物がゲートを突き抜け、ゲー
ト下部の絶縁膜等にドーピングされて絶縁性能を劣化さ
せてしまうという問題がある。
は、ゲート材料であるポリシリコンの抵抗を下げて信号
の伝達を早めることが重要であるが、その方法として、
例えば、ポリシリコンにリン等の不純物をドーピングし
て比抵抗を下げる方法がある。しかし、ゲートの膜厚が
薄い場合にはリン等の不純物がゲートを突き抜け、ゲー
ト下部の絶縁膜等にドーピングされて絶縁性能を劣化さ
せてしまうという問題がある。
【０００７】そこで、ポリシリコンからなるゲート材料
の表面をシリサイド化してゲートの抵抗を下げる方法が
特開平９−２８３６４３号等に記載されている。ここ
で、従来のポリシリコンのシリサイド化の方法につい
て、図１１乃至図１３を参照して説明する。なお、図１
１乃至図１２は、一連の製造工程を模式的に示したもの
であり、作図の都合上分図したものである。
の表面をシリサイド化してゲートの抵抗を下げる方法が
特開平９−２８３６４３号等に記載されている。ここ
で、従来のポリシリコンのシリサイド化の方法につい
て、図１１乃至図１３を参照して説明する。なお、図１
１乃至図１２は、一連の製造工程を模式的に示したもの
であり、作図の都合上分図したものである。
【０００８】まず、図１１（ａ）に示すように、シリコ
ン基板１に上述した方法によってトレンチ素子分離領域
２を形成し、その上に、ゲート酸化膜３を形成後フロー
ティングゲート４となるポリシリコンを堆積する（図１
１（ｂ）参照）。次に、所定の形状のレジストパターン
を形成し、エッチングすることによって、図１１（ｃ）
に示すように、フローティングゲート４を形成する。
ン基板１に上述した方法によってトレンチ素子分離領域
２を形成し、その上に、ゲート酸化膜３を形成後フロー
ティングゲート４となるポリシリコンを堆積する（図１
１（ｂ）参照）。次に、所定の形状のレジストパターン
を形成し、エッチングすることによって、図１１（ｃ）
に示すように、フローティングゲート４を形成する。
【０００９】次に、図１１（ｄ）に示すように、分離さ
れたフローティングゲート４を覆うようにＯＮＯ(Oxide
-Nitride-Oxide)膜５等の層間絶縁膜を形成した後、コ
ントロールゲート８となるポリシリコンを堆積し、所定
の形状にパターニングする（図１１（ｅ）参照）。
れたフローティングゲート４を覆うようにＯＮＯ(Oxide
-Nitride-Oxide)膜５等の層間絶縁膜を形成した後、コ
ントロールゲート８となるポリシリコンを堆積し、所定
の形状にパターニングする（図１１（ｅ）参照）。
【００１０】次に、コントロールゲート８側壁（図示せ
ず）にサイドウォール１４を形成するために、サイドウ
ォール酸化膜９の成長、エッチバックを行う（図１２
（ｆ）、（ｇ）参照）。この際、フローティングゲート
４の間隔の縮小に伴い、その上に形成するコントロール
ゲート８には段差の影響による窪み１３が形成されてお
り、この窪み１３にサイドウォール酸化膜９が埋め込ま
れた状態となる。
ず）にサイドウォール１４を形成するために、サイドウ
ォール酸化膜９の成長、エッチバックを行う（図１２
（ｆ）、（ｇ）参照）。この際、フローティングゲート
４の間隔の縮小に伴い、その上に形成するコントロール
ゲート８には段差の影響による窪み１３が形成されてお
り、この窪み１３にサイドウォール酸化膜９が埋め込ま
れた状態となる。
【００１１】そして、図１２（ｈ）に示すように、コン
トロールゲート８の上面にスパッタ法によりチタンのシ
リサイド層１０を形成するが、上記の窪み１３にはサイ
ドウォール酸化膜９が埋め込まれているために、シリサ
イド層１０はこの酸化膜９ａの上に堆積されることにな
る。次に、図１２（ｉ）に示すように、余分な領域にス
パッタされたシリサイド層１０を除去するために、余剰
チタンのエッチバックを行い、その後、層間絶縁膜１１
及びコンタクト１２を形成することによって図１３
（ａ）に示す構造が得られる。
トロールゲート８の上面にスパッタ法によりチタンのシ
リサイド層１０を形成するが、上記の窪み１３にはサイ
ドウォール酸化膜９が埋め込まれているために、シリサ
イド層１０はこの酸化膜９ａの上に堆積されることにな
る。次に、図１２（ｉ）に示すように、余分な領域にス
パッタされたシリサイド層１０を除去するために、余剰
チタンのエッチバックを行い、その後、層間絶縁膜１１
及びコンタクト１２を形成することによって図１３
（ａ）に示す構造が得られる。
【００１２】
【発明が解決しようとする課題】上述した構造を採用す
ることによって、コントロールゲート８上層にチタンの
シリサイド層１０を均一に形成することができれば、コ
ントロールゲート８の動作速度を早くすることができる
が、上記方法では、コントロールゲート８に形成された
窪み１３にサイドウォール酸化膜９が埋め込まれた状態
となっており、シリサイド層１０はこのサイドウォール
酸化膜９ａの上に堆積されることになるため、余剰チタ
ンのエッチバックに際して、上述したサイドウォール酸
化膜９ａの上に堆積したシリサイド層１０は、剥離され
てしまう。
ることによって、コントロールゲート８上層にチタンの
シリサイド層１０を均一に形成することができれば、コ
ントロールゲート８の動作速度を早くすることができる
が、上記方法では、コントロールゲート８に形成された
窪み１３にサイドウォール酸化膜９が埋め込まれた状態
となっており、シリサイド層１０はこのサイドウォール
酸化膜９ａの上に堆積されることになるため、余剰チタ
ンのエッチバックに際して、上述したサイドウォール酸
化膜９ａの上に堆積したシリサイド層１０は、剥離され
てしまう。
【００１３】上記の剥離が１カ所でもあると、コントロ
ールゲート８の低抵抗化を図ることはできないが、この
ような不具合はフローティングゲート４の間隔の縮小化
に伴って顕著になる。一般的な不揮発性メモリでは、図
１３（ｂ）に示すように、ゲート酸化膜３、フローティ
ングゲート４及びＯＮＯ膜５を含めた膜厚は約０．１５
μｍであり、これに対してフローティングゲート４同士
の間隔は、約０．３μｍと狭く、コントロールゲート４
には図に示すような形状の窪み１３が形成され、その部
分でシリサイド層１０の断線が発生することとなる。
ールゲート８の低抵抗化を図ることはできないが、この
ような不具合はフローティングゲート４の間隔の縮小化
に伴って顕著になる。一般的な不揮発性メモリでは、図
１３（ｂ）に示すように、ゲート酸化膜３、フローティ
ングゲート４及びＯＮＯ膜５を含めた膜厚は約０．１５
μｍであり、これに対してフローティングゲート４同士
の間隔は、約０．３μｍと狭く、コントロールゲート４
には図に示すような形状の窪み１３が形成され、その部
分でシリサイド層１０の断線が発生することとなる。
【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、コントロールゲート上
に形成されるシリサイド層に剥離が生じることのない半
導体記憶装置及びその製造方法を提供することにある。
のであって、その主たる目的は、コントロールゲート上
に形成されるシリサイド層に剥離が生じることのない半
導体記憶装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、シリコン基板上に
ゲート絶縁膜、フローティングゲート、層間絶縁膜及び
コントロールゲートが順次積層され、前記コントロール
ゲート表面にシリサイド層が形成されてなる半導体記憶
装置において、前記フローティングゲートの側壁に、複
数の部材により構成されるサイドウォールが配設されて
いるものである。
に、本発明は、第１の視点において、シリコン基板上に
ゲート絶縁膜、フローティングゲート、層間絶縁膜及び
コントロールゲートが順次積層され、前記コントロール
ゲート表面にシリサイド層が形成されてなる半導体記憶
装置において、前記フローティングゲートの側壁に、複
数の部材により構成されるサイドウォールが配設されて
いるものである。
【００１６】本発明は、第２の視点において、シリコン
基板上にゲート絶縁膜、フローティングゲート、層間絶
縁膜及びコントロールゲートが順次積層され、前記コン
トロールゲート表面にシリサイド層が形成されてなる半
導体記憶装置において、前記フローティングゲートの側
壁に、導電性材料を含む複数の部材により構成されるサ
イドウォールが配設されているものである。
基板上にゲート絶縁膜、フローティングゲート、層間絶
縁膜及びコントロールゲートが順次積層され、前記コン
トロールゲート表面にシリサイド層が形成されてなる半
導体記憶装置において、前記フローティングゲートの側
壁に、導電性材料を含む複数の部材により構成されるサ
イドウォールが配設されているものである。
【００１７】また、本発明は、第３の視点において、シ
リコン基板上にゲート絶縁膜、フローティングゲート、
層間絶縁膜及びコントロールゲートが順次積層され、前
記コントロールゲート表面にシリサイド層が形成されて
なる半導体記憶装置において、前記フローティングゲー
トの側壁に、該側壁に当接する第１の部材と該第１の部
材に当接する第２の材料とにより構成されるサイドウォ
ールが配設され、前記第１の部材が、前記第２の部材の
エッチングストッパとして機能するものである。
リコン基板上にゲート絶縁膜、フローティングゲート、
層間絶縁膜及びコントロールゲートが順次積層され、前
記コントロールゲート表面にシリサイド層が形成されて
なる半導体記憶装置において、前記フローティングゲー
トの側壁に、該側壁に当接する第１の部材と該第１の部
材に当接する第２の材料とにより構成されるサイドウォ
ールが配設され、前記第１の部材が、前記第２の部材の
エッチングストッパとして機能するものである。
【００１８】本発明は、第４の視点において、半導体記
憶装置の製造方法を提供する。該製造方法は、シリコン
基板上にゲート絶縁膜、フローティングゲート、層間絶
縁膜及びコントロールゲートをこの順に積層し、前記コ
ントロールゲート上層にシリサイド層を形成する工程を
含む半導体記憶装置の製造方法において、前記フローテ
ィングゲート形成後、前記層間絶縁膜形成前に、該フロ
ーティングゲートの側壁に、導電部材を含む複数の部材
により構成されるサイドウォールを配設する工程を有す
るものである。
憶装置の製造方法を提供する。該製造方法は、シリコン
基板上にゲート絶縁膜、フローティングゲート、層間絶
縁膜及びコントロールゲートをこの順に積層し、前記コ
ントロールゲート上層にシリサイド層を形成する工程を
含む半導体記憶装置の製造方法において、前記フローテ
ィングゲート形成後、前記層間絶縁膜形成前に、該フロ
ーティングゲートの側壁に、導電部材を含む複数の部材
により構成されるサイドウォールを配設する工程を有す
るものである。
【００１９】更に、本発明の製造方法は、第５の視点に
おいて、（ａ）シリコン基板上にゲート絶縁膜を成膜す
る工程と、（ｂ）前記ゲート絶縁膜上にフローティング
ゲートを形成する工程と、（ｃ）前記フローティングゲ
ートの少なくとも上面及び側面に第１の部材を成膜する
工程と、（ｄ）前記シリコン基板全面にサイドウォール
となる第２の部材を堆積する工程と、（ｅ）前記第１の
部材をエッチングストッパとして、前記フローティング
ゲート側壁のみに前記第２の部材が残留するように該第
２の部材をエッチバックしてサイドウォールを形成する
工程と、（ｆ）前記フローティングゲート上面に露出し
た前記第１の部材を除去する工程と、（ｇ）前記フロー
ティングゲート、前記第１の部材及び前記第２の部材の
上層に層間絶縁膜を成膜する工程と、（ｈ）前記層間絶
縁膜の上にコントロールゲートを形成する工程と、
（ｉ）前記コントロールゲート表面にシリサイド層を形
成する工程と、を少なくとも有するものである。
おいて、（ａ）シリコン基板上にゲート絶縁膜を成膜す
る工程と、（ｂ）前記ゲート絶縁膜上にフローティング
ゲートを形成する工程と、（ｃ）前記フローティングゲ
ートの少なくとも上面及び側面に第１の部材を成膜する
工程と、（ｄ）前記シリコン基板全面にサイドウォール
となる第２の部材を堆積する工程と、（ｅ）前記第１の
部材をエッチングストッパとして、前記フローティング
ゲート側壁のみに前記第２の部材が残留するように該第
２の部材をエッチバックしてサイドウォールを形成する
工程と、（ｆ）前記フローティングゲート上面に露出し
た前記第１の部材を除去する工程と、（ｇ）前記フロー
ティングゲート、前記第１の部材及び前記第２の部材の
上層に層間絶縁膜を成膜する工程と、（ｈ）前記層間絶
縁膜の上にコントロールゲートを形成する工程と、
（ｉ）前記コントロールゲート表面にシリサイド層を形
成する工程と、を少なくとも有するものである。
【００２０】
【発明の実施の形態】本発明に係る不揮発性メモリは、
その好ましい一実施の形態において、シリコン基板上に
ゲート絶縁膜及びフローティングゲート（図４の４）が
形成され、フローティングゲートの側壁に、ポリシリコ
ンのエッチングストッパとして機能するストッパ酸化膜
（図４の６ａ）を介してポリシリコン（図４の７）から
なるサイドウォールが配設され、サイドウォールによっ
て段差がなだらかになったフローティングゲートの上層
にＯＮＯ膜（図４の５）を介してコントロールゲート
（図４の８）が積層される。
その好ましい一実施の形態において、シリコン基板上に
ゲート絶縁膜及びフローティングゲート（図４の４）が
形成され、フローティングゲートの側壁に、ポリシリコ
ンのエッチングストッパとして機能するストッパ酸化膜
（図４の６ａ）を介してポリシリコン（図４の７）から
なるサイドウォールが配設され、サイドウォールによっ
て段差がなだらかになったフローティングゲートの上層
にＯＮＯ膜（図４の５）を介してコントロールゲート
（図４の８）が積層される。
【００２１】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２２】［実施例１］本発明の第１の実施例に係る
不揮発性メモリ及びその製造方法について、図１乃至図
６を参照して説明する。図１乃至図３は、本実施例の不
揮発性メモリの製造方法を工程順に示す工程断面図であ
る。なお、図１（ａ）から図３（ｌ）は一連の製造工程
を示すものであり、作図の都合上、分図したものであ
る。また、図４は、不揮発性メモリの構造を示す断面
図、図５は図４と直交する方向の断面図であり、図６は
主要部の配置を示すレイアウト図である。
不揮発性メモリ及びその製造方法について、図１乃至図
６を参照して説明する。図１乃至図３は、本実施例の不
揮発性メモリの製造方法を工程順に示す工程断面図であ
る。なお、図１（ａ）から図３（ｌ）は一連の製造工程
を示すものであり、作図の都合上、分図したものであ
る。また、図４は、不揮発性メモリの構造を示す断面
図、図５は図４と直交する方向の断面図であり、図６は
主要部の配置を示すレイアウト図である。
【００２３】まず、本実施例の不揮発性メモリの構造に
ついて図４乃至図６を参照して説明する。図６は、フロ
ーティングゲート及びコントロールゲートの配置を示し
ており、図４は図６のＡ−Ａ′線における断面図であ
り、図５はＢ−Ｂ′線における断面図である。
ついて図４乃至図６を参照して説明する。図６は、フロ
ーティングゲート及びコントロールゲートの配置を示し
ており、図４は図６のＡ−Ａ′線における断面図であ
り、図５はＢ−Ｂ′線における断面図である。
【００２４】図４に示すように、本実施例の不揮発性メ
モリは、トレンチ素子分離領域２が形成されたシリコン
基板１上に、ゲート絶縁膜３を介してフローティングゲ
ート４が形成され、フローティングゲート４の側面には
段差を緩和するようにストッパ酸化膜６ａ及びポリシリ
コン７からなるサイドウォールが設けられている。そし
て、フローティングゲート４とサイドウォールの上には
ＯＮＯ膜５を介して、フローティングゲート４と重なる
ようにコントロールゲート８が形成されている。そし
て、コントロールゲート８上層にはシリサイド膜１０が
途切れることなく均一な厚さで配設されており、層間絶
縁膜１１に形成されたコンタクトホールに埋設されたコ
ンタクト１２と接続されている。
モリは、トレンチ素子分離領域２が形成されたシリコン
基板１上に、ゲート絶縁膜３を介してフローティングゲ
ート４が形成され、フローティングゲート４の側面には
段差を緩和するようにストッパ酸化膜６ａ及びポリシリ
コン７からなるサイドウォールが設けられている。そし
て、フローティングゲート４とサイドウォールの上には
ＯＮＯ膜５を介して、フローティングゲート４と重なる
ようにコントロールゲート８が形成されている。そし
て、コントロールゲート８上層にはシリサイド膜１０が
途切れることなく均一な厚さで配設されており、層間絶
縁膜１１に形成されたコンタクトホールに埋設されたコ
ンタクト１２と接続されている。
【００２５】次に、図１乃至図３を参照して、本実施例
の不揮発性メモリの製造方法について工程順に説明す
る。
の不揮発性メモリの製造方法について工程順に説明す
る。
【００２６】まず、図１（ａ）に示すように、シリコン
基板１に公知の方法によってトレンチ素子分離領域２を
形成する。形成方法としては、例えば、シリコン基板１
を１００ｎｍ程度酸化させた後、所定のパターンのレジ
スト膜を形成し、このレジストパターンをマスクとして
不要な酸化膜をエッチングにより除去する。次に、酸化
膜をマスクとして、シリコン基板１を４００ｎｍ程度エ
ッチングし、溝を形成する。この後、この溝に酸化膜を
ＣＶＤにより埋め込み、ＣＭＰにより表面を研磨し平坦
化する。その後、不要な酸化膜をウェットエッチング等
の手法により取り除き、分離領域以外のシリコン基板１
を露出させる。
基板１に公知の方法によってトレンチ素子分離領域２を
形成する。形成方法としては、例えば、シリコン基板１
を１００ｎｍ程度酸化させた後、所定のパターンのレジ
スト膜を形成し、このレジストパターンをマスクとして
不要な酸化膜をエッチングにより除去する。次に、酸化
膜をマスクとして、シリコン基板１を４００ｎｍ程度エ
ッチングし、溝を形成する。この後、この溝に酸化膜を
ＣＶＤにより埋め込み、ＣＭＰにより表面を研磨し平坦
化する。その後、不要な酸化膜をウェットエッチング等
の手法により取り除き、分離領域以外のシリコン基板１
を露出させる。
【００２７】次に、図１（ｂ）に示すように、基板全面
に、熱酸化等の方法によって膜厚１１ｎｍ程度のゲート
酸化膜３を形成し、その上層にフローティングゲート４
となるポリシリコンをＣＶＤ(Chemical Vapor Depositi
on)法等によって膜厚１５０ｎｍ程度成膜する。成膜
後、所定のパターンのレジスト膜を形成し、このレジス
トパターンをマスクとして不要なポリシリコンをエッチ
ングにより除去し、フローティングゲート４を形成する
（図１（ｃ）参照）。
に、熱酸化等の方法によって膜厚１１ｎｍ程度のゲート
酸化膜３を形成し、その上層にフローティングゲート４
となるポリシリコンをＣＶＤ(Chemical Vapor Depositi
on)法等によって膜厚１５０ｎｍ程度成膜する。成膜
後、所定のパターンのレジスト膜を形成し、このレジス
トパターンをマスクとして不要なポリシリコンをエッチ
ングにより除去し、フローティングゲート４を形成する
（図１（ｃ）参照）。
【００２８】ここで本実施例では、図１（ｄ）に示すよ
うに、所定の形状に整形されたフローティングゲート４
の上面及び側面を覆うようにストッパ酸化膜６ａを、例
えば、熱酸化法によって２０ｎｍ程度の膜厚で形成す
る。このストッパ酸化膜６ａは、フローティングゲート
４の側面にサイドウォールを形成する際のエッチングス
トッパとして用いるものである。
うに、所定の形状に整形されたフローティングゲート４
の上面及び側面を覆うようにストッパ酸化膜６ａを、例
えば、熱酸化法によって２０ｎｍ程度の膜厚で形成す
る。このストッパ酸化膜６ａは、フローティングゲート
４の側面にサイドウォールを形成する際のエッチングス
トッパとして用いるものである。
【００２９】そして、図２（ｅ）に示すように、ストッ
パ酸化膜６ａの上にフローティングゲート４のサイドウ
ォールとなるポリシリコン７を、例えば、ＣＶＤ法によ
って２００ｎｍ程度の膜厚で成膜する。その後、異方性
のドライエッチング等によってエッチバックするが、こ
の際、ポリシリコン７の下層にはストッパ酸化膜６ａが
形成されているため、フローティングゲート４はエッチ
ングされることなくポリシリコン７のみを所定の形状に
整形することができる。エッチバック後、ストッパ酸化
膜６ａを、例えば、フッ酸水溶液等のエッチング液を用
いて除去すると、図２（ｆ）に示すような形状のサイド
ウォールが形成される。
パ酸化膜６ａの上にフローティングゲート４のサイドウ
ォールとなるポリシリコン７を、例えば、ＣＶＤ法によ
って２００ｎｍ程度の膜厚で成膜する。その後、異方性
のドライエッチング等によってエッチバックするが、こ
の際、ポリシリコン７の下層にはストッパ酸化膜６ａが
形成されているため、フローティングゲート４はエッチ
ングされることなくポリシリコン７のみを所定の形状に
整形することができる。エッチバック後、ストッパ酸化
膜６ａを、例えば、フッ酸水溶液等のエッチング液を用
いて除去すると、図２（ｆ）に示すような形状のサイド
ウォールが形成される。
【００３０】次に、図２（ｇ）に示すように、フローテ
ィングゲート４及びストッパ酸化膜６ａとポリシリコン
７からなるサイドウォールを覆うように、例えば、ＣＶ
Ｄ法によってＯＮＯ膜５等を４０ｎｍ程度の膜厚で形成
した後、コントロールゲート８となるポリシリコンを堆
積する（図２（ｈ）参照）。この際、本実施例では、フ
ローティングゲート４の側面にはなだらかな傾斜を持っ
たサイドウォールが形成されているために、コントロー
ルゲート８の表面には従来例のような窪み１３が形成さ
れることはない。
ィングゲート４及びストッパ酸化膜６ａとポリシリコン
７からなるサイドウォールを覆うように、例えば、ＣＶ
Ｄ法によってＯＮＯ膜５等を４０ｎｍ程度の膜厚で形成
した後、コントロールゲート８となるポリシリコンを堆
積する（図２（ｈ）参照）。この際、本実施例では、フ
ローティングゲート４の側面にはなだらかな傾斜を持っ
たサイドウォールが形成されているために、コントロー
ルゲート８の表面には従来例のような窪み１３が形成さ
れることはない。
【００３１】次に、コントロールゲート８側壁にサイド
ウォール（図示せず）を形成するために、基板全面に、
例えば、ＣＶＤ法を用いて１５０ｎｍ程度の膜厚でサイ
ドウォール酸化膜９を堆積し、その後エッチバックを行
う（図３（ｉ）、（ｊ）、図５参照）。従来の不揮発性
メモリの製造方法では、フローティングゲート４間の段
差により、その上に形成するコントロールゲートの窪み
１３にサイドウォール酸化膜９が埋め込まれていたが、
本実施例では、ポリシリコン７のサイドウォールにより
コントロールゲート８に窪みが生じないため、コントロ
ールゲート８上にサイドウォール酸化膜９が残留するこ
とはない。
ウォール（図示せず）を形成するために、基板全面に、
例えば、ＣＶＤ法を用いて１５０ｎｍ程度の膜厚でサイ
ドウォール酸化膜９を堆積し、その後エッチバックを行
う（図３（ｉ）、（ｊ）、図５参照）。従来の不揮発性
メモリの製造方法では、フローティングゲート４間の段
差により、その上に形成するコントロールゲートの窪み
１３にサイドウォール酸化膜９が埋め込まれていたが、
本実施例では、ポリシリコン７のサイドウォールにより
コントロールゲート８に窪みが生じないため、コントロ
ールゲート８上にサイドウォール酸化膜９が残留するこ
とはない。
【００３２】そして、図３（ｋ）、（ｌ）に示すよう
に、コントロールゲート８の上面に、例えば、スパッタ
法により２０ｎｍ程度の膜厚のチタンのシリサイド層１
０をスパッタ法により形成し、不要なシリサイド層をエ
ッチングするために余剰チタンエッチを行うが、上述し
たように本実施例では、コントロールゲート８上にはサ
イドウォール酸化膜９が残留していないために、シリサ
イド層１０はコントロールゲート８上に均一に形成され
ることになる。その後、ＳｉＯ2からなる層間絶縁膜１
１を、例えば、ＣＶＤ法により４００ｎｍ程度の膜厚で
堆積し、所定の部分にコンタクトホールを形成した後、
タングステン等の金属をコンタクトホールに埋め込むこ
とによってコンタクト１２を形成し、図４に示す構造の
不揮発性メモリが得られる。
に、コントロールゲート８の上面に、例えば、スパッタ
法により２０ｎｍ程度の膜厚のチタンのシリサイド層１
０をスパッタ法により形成し、不要なシリサイド層をエ
ッチングするために余剰チタンエッチを行うが、上述し
たように本実施例では、コントロールゲート８上にはサ
イドウォール酸化膜９が残留していないために、シリサ
イド層１０はコントロールゲート８上に均一に形成され
ることになる。その後、ＳｉＯ2からなる層間絶縁膜１
１を、例えば、ＣＶＤ法により４００ｎｍ程度の膜厚で
堆積し、所定の部分にコンタクトホールを形成した後、
タングステン等の金属をコンタクトホールに埋め込むこ
とによってコンタクト１２を形成し、図４に示す構造の
不揮発性メモリが得られる。
【００３３】このように、従来の不揮発性メモリの製造
方法では、ゲートの微細化に伴い、フローティングゲー
ト４間に生じる段差によってその上層に形成されるコン
トロールゲート８に窪み１３が生じ、その窪み１３にサ
イドウォール酸化膜９が埋め込まれることによってコン
トロールゲート８上に形成するシリサイド層１０が剥離
され、コントロールゲート８の低抵抗化を図ることが困
難であった。
方法では、ゲートの微細化に伴い、フローティングゲー
ト４間に生じる段差によってその上層に形成されるコン
トロールゲート８に窪み１３が生じ、その窪み１３にサ
イドウォール酸化膜９が埋め込まれることによってコン
トロールゲート８上に形成するシリサイド層１０が剥離
され、コントロールゲート８の低抵抗化を図ることが困
難であった。
【００３４】しかしながら、本実施例に示す製造方法で
は、フローティングゲート４の側面にストッパ酸化膜６
ａをエッチングストッパとしてポリシリコン７からなる
サイドウォールを形成することによって、コントロール
ゲート８の窪み１３の発生を防止することができるた
め、コントロールゲート８上に形成されるシリサイド層
１０が剥離されることはなく、コントロールゲート８を
有効に低抵抗化することができる。
は、フローティングゲート４の側面にストッパ酸化膜６
ａをエッチングストッパとしてポリシリコン７からなる
サイドウォールを形成することによって、コントロール
ゲート８の窪み１３の発生を防止することができるた
め、コントロールゲート８上に形成されるシリサイド層
１０が剥離されることはなく、コントロールゲート８を
有効に低抵抗化することができる。
【００３５】一方、フローティングゲート４側面に酸化
膜のみのサイドウォールを形成する場合には、図２
（ｆ）の形状を作る異方性のドライエッチングの際、エ
ッチングの終点検出が出来ないため、フローティングゲ
ート４の表面がドライエッチングのエッチングガスにさ
らされてしまい、ダメージが入ってしまう。このため、
ＯＮＯ膜の膜質が悪くなり、デバイスの信頼性が著しく
悪くなってしまう。従って、本実施例の構造のサイドウ
ォールによってのみデバイス特性を良好に保つことがで
きる。
膜のみのサイドウォールを形成する場合には、図２
（ｆ）の形状を作る異方性のドライエッチングの際、エ
ッチングの終点検出が出来ないため、フローティングゲ
ート４の表面がドライエッチングのエッチングガスにさ
らされてしまい、ダメージが入ってしまう。このため、
ＯＮＯ膜の膜質が悪くなり、デバイスの信頼性が著しく
悪くなってしまう。従って、本実施例の構造のサイドウ
ォールによってのみデバイス特性を良好に保つことがで
きる。
【００３６】［実施例２］次に、本発明の第２の実施例
に係る不揮発性メモリ及びその製造方法について、図７
乃至図１０を参照して説明する。図７乃至図９は、第２
の実施例の不揮発性メモリの製造方法を工程順に示す工
程断面図である。なお、図７（ａ）から図９（ｌ）は一
連の製造工程を示すものであり、作図の都合上、分図し
たものである。また、図１０は、ゲート電圧と容量との
関係を説明するための回路図である。なお、本実施例と
前記した第１の実施例との相違点は、ストッパ酸化膜と
して自然酸化膜を用いたことである。
に係る不揮発性メモリ及びその製造方法について、図７
乃至図１０を参照して説明する。図７乃至図９は、第２
の実施例の不揮発性メモリの製造方法を工程順に示す工
程断面図である。なお、図７（ａ）から図９（ｌ）は一
連の製造工程を示すものであり、作図の都合上、分図し
たものである。また、図１０は、ゲート電圧と容量との
関係を説明するための回路図である。なお、本実施例と
前記した第１の実施例との相違点は、ストッパ酸化膜と
して自然酸化膜を用いたことである。
【００３７】まず、図７乃至図９を参照して、本実施例
の不揮発性メモリの製造方法について工程順に説明す
る。
の不揮発性メモリの製造方法について工程順に説明す
る。
【００３８】前記した第１の実施例と同様に、シリコン
基板１に公知の方法によってトレンチ素子分離領域２を
形成し、基板全面に、熱酸化等の方法によって膜厚１１
ｎｍ程度のゲート酸化膜３を、その上層にフローティン
グゲート４となるポリシリコンをＣＶＤ法等によって１
５０ｎｍ程度の膜厚で成膜する。成膜後、所定のパター
ンのレジスト膜を形成し、このレジストパターンをマス
クとして、不要なポリシリコンをエッチングにより除去
する（図７（ａ）〜（ｃ）参照）。
基板１に公知の方法によってトレンチ素子分離領域２を
形成し、基板全面に、熱酸化等の方法によって膜厚１１
ｎｍ程度のゲート酸化膜３を、その上層にフローティン
グゲート４となるポリシリコンをＣＶＤ法等によって１
５０ｎｍ程度の膜厚で成膜する。成膜後、所定のパター
ンのレジスト膜を形成し、このレジストパターンをマス
クとして、不要なポリシリコンをエッチングにより除去
する（図７（ａ）〜（ｃ）参照）。
【００３９】ここで本実施例では、ポリシリコンをエッ
チング後、基板全体を大気中に放置することにより、フ
ローティングゲート４表面に自然酸化膜からなるストッ
パ酸化膜６ｂを形成する。前記した第１の実施例と異な
り、自然酸化膜を形成することによっても、フローティ
ングゲート４の側面にサイドウォールを形成する際のエ
ッチングストッパとして用いることができ、酸化膜形成
のための特別な工程を追加しなくても良いため、第１の
実施例よりも工程を削減することが可能である。
チング後、基板全体を大気中に放置することにより、フ
ローティングゲート４表面に自然酸化膜からなるストッ
パ酸化膜６ｂを形成する。前記した第１の実施例と異な
り、自然酸化膜を形成することによっても、フローティ
ングゲート４の側面にサイドウォールを形成する際のエ
ッチングストッパとして用いることができ、酸化膜形成
のための特別な工程を追加しなくても良いため、第１の
実施例よりも工程を削減することが可能である。
【００４０】次に、図８（ｅ）に示すように、ストッパ
酸化膜６ｂの上にフローティングゲート４のサイドウォ
ールとなるポリシリコン７を、例えば、ＣＶＤ法によっ
て２００ｎｍ程度の膜厚で成膜し、その後、異方性のド
ライエッチング等によってエッチバックする。この際、
ポリシリコン７の下層にはストッパ酸化膜６ｂが形成さ
れているため、フローティングゲート４はエッチングさ
れることなく、ポリシリコン７のみを所定の形状に整形
することができる。エッチバック後、ストッパ酸化膜６
ｂを、例えば、フッ酸水溶液等のエッチング液を用いて
除去すると、図８（ｆ）に示すような形状のサイドウォ
ールが形成される。
酸化膜６ｂの上にフローティングゲート４のサイドウォ
ールとなるポリシリコン７を、例えば、ＣＶＤ法によっ
て２００ｎｍ程度の膜厚で成膜し、その後、異方性のド
ライエッチング等によってエッチバックする。この際、
ポリシリコン７の下層にはストッパ酸化膜６ｂが形成さ
れているため、フローティングゲート４はエッチングさ
れることなく、ポリシリコン７のみを所定の形状に整形
することができる。エッチバック後、ストッパ酸化膜６
ｂを、例えば、フッ酸水溶液等のエッチング液を用いて
除去すると、図８（ｆ）に示すような形状のサイドウォ
ールが形成される。
【００４１】本実施例の場合、フローティングゲート４
の側面に形成される自然酸化膜は十分に薄いために、フ
ローティングゲート４とサイドウォールであるポリシリ
コン７とを電気的に導通させることができるために、フ
ローティングゲート４の表面積を実効的に拡大すること
ができる。従って、第１の実施例よりもフローティング
ゲート４とコントロールゲート８との間の容量を大きく
することができる。
の側面に形成される自然酸化膜は十分に薄いために、フ
ローティングゲート４とサイドウォールであるポリシリ
コン７とを電気的に導通させることができるために、フ
ローティングゲート４の表面積を実効的に拡大すること
ができる。従って、第１の実施例よりもフローティング
ゲート４とコントロールゲート８との間の容量を大きく
することができる。
【００４２】すなわち、図１０に示すように、シリコン
基板１とフローティングゲート４との間の容量をＣtu
n、フローティングゲート４とコントロールゲート８と
の間の容量をＣono、フローティングゲート電圧をＶfと
すると、印加電圧Ｖgは（１）式の関係を満たすため、
ゲート間容量Ｃonoが大きくなればＶfが大きくなり、印
加電圧Ｖgを効果的にトンネル酸化膜に伝えることがで
きる。
基板１とフローティングゲート４との間の容量をＣtu
n、フローティングゲート４とコントロールゲート８と
の間の容量をＣono、フローティングゲート電圧をＶfと
すると、印加電圧Ｖgは（１）式の関係を満たすため、
ゲート間容量Ｃonoが大きくなればＶfが大きくなり、印
加電圧Ｖgを効果的にトンネル酸化膜に伝えることがで
きる。
【００４３】
【数１】
Ｖf＝Ｃono2／（Ｃono2＋Ｃtun2）×Ｖg …（１）
【００４４】次に、図８（ｇ）に示すように、フローテ
ィングゲート４及びストッパ酸化膜６ｂとポリシリコン
７からなるサイドウォールを覆うようにＯＮＯ膜５等を
形成した後、コントロールゲート８となるポリシリコン
を堆積する（図８（ｈ）参照）。そして、コントロール
ゲート８側壁にサイドウォールを形成するために、基板
全面にサイドウォール酸化膜９を堆積し、その後エッチ
バックを行う（図９（ｉ）、（ｊ）参照）が、本実施例
においても前記した第１の実施例と同様に、フローティ
ングゲート４の側面にはなだらかな傾斜を持ったサイド
ウォールが形成されているために、コントロールゲート
８の表面には従来例のような窪み１３が形成されること
はない。
ィングゲート４及びストッパ酸化膜６ｂとポリシリコン
７からなるサイドウォールを覆うようにＯＮＯ膜５等を
形成した後、コントロールゲート８となるポリシリコン
を堆積する（図８（ｈ）参照）。そして、コントロール
ゲート８側壁にサイドウォールを形成するために、基板
全面にサイドウォール酸化膜９を堆積し、その後エッチ
バックを行う（図９（ｉ）、（ｊ）参照）が、本実施例
においても前記した第１の実施例と同様に、フローティ
ングゲート４の側面にはなだらかな傾斜を持ったサイド
ウォールが形成されているために、コントロールゲート
８の表面には従来例のような窪み１３が形成されること
はない。
【００４５】次に、図９（ｋ）、（ｌ）に示すように、
コントロールゲート８の上面にチタンのシリサイド層１
０を形成した後、余剰チタンエッチを行うが、上述した
ように本実施例では、コントロールゲート８上にはサイ
ドウォール酸化膜９が残留していないために、シリサイ
ド層１０はコントロールゲート８上に均一に形成される
ことになる。その後、層間絶縁膜１１を堆積し、所定の
部分にコンタクト１２を形成し、不揮発性メモリを製造
する。
コントロールゲート８の上面にチタンのシリサイド層１
０を形成した後、余剰チタンエッチを行うが、上述した
ように本実施例では、コントロールゲート８上にはサイ
ドウォール酸化膜９が残留していないために、シリサイ
ド層１０はコントロールゲート８上に均一に形成される
ことになる。その後、層間絶縁膜１１を堆積し、所定の
部分にコンタクト１２を形成し、不揮発性メモリを製造
する。
【００４６】本実施例に示す製造方法によっても、フロ
ーティングゲート４の側面にストッパ酸化膜６ｂをエッ
チングストッパとして、ポリシリコン７からなるサイド
ウォールを形成することによって、コントロールゲート
８の窪み１３の発生を防止することができるため、コン
トロールゲート８上に形成されるシリサイド層１０が剥
離されることはなく、コントロールゲート８を有効に低
抵抗化することができる。
ーティングゲート４の側面にストッパ酸化膜６ｂをエッ
チングストッパとして、ポリシリコン７からなるサイド
ウォールを形成することによって、コントロールゲート
８の窪み１３の発生を防止することができるため、コン
トロールゲート８上に形成されるシリサイド層１０が剥
離されることはなく、コントロールゲート８を有効に低
抵抗化することができる。
【００４７】更に、本実施例の場合では、フローティン
グゲート４の側面に形成される自然酸化膜が十分に薄い
ために、フローティングゲート４とサイドウォールのポ
リシリコン７とを電気的に導通させることができ、フロ
ーティングゲート４の表面積を実効的に拡大することが
できる。従って、第１の実施例よりもフローティングゲ
ート４とコントロールゲート８との間の容量を大きくす
ることができる。
グゲート４の側面に形成される自然酸化膜が十分に薄い
ために、フローティングゲート４とサイドウォールのポ
リシリコン７とを電気的に導通させることができ、フロ
ーティングゲート４の表面積を実効的に拡大することが
できる。従って、第１の実施例よりもフローティングゲ
ート４とコントロールゲート８との間の容量を大きくす
ることができる。
【００４８】なお、フローティングゲート４のサイドウ
ォールとして、本発明ではストッパ酸化膜６ａ、６ｂと
ポリシリコン７とからなる構造について記載したが、本
発明は上記実施例に限定されるものではなく、ストッパ
酸化膜としてはサイドウォールの材料のエッチングスト
ッパとして機能する材料であれば良く、例えば、窒化膜
等を用いることができ、また、サイドウォールの材料と
してポリシリコンの替わりに、例えばアモルファスシリ
コン等を用いることもできる。
ォールとして、本発明ではストッパ酸化膜６ａ、６ｂと
ポリシリコン７とからなる構造について記載したが、本
発明は上記実施例に限定されるものではなく、ストッパ
酸化膜としてはサイドウォールの材料のエッチングスト
ッパとして機能する材料であれば良く、例えば、窒化膜
等を用いることができ、また、サイドウォールの材料と
してポリシリコンの替わりに、例えばアモルファスシリ
コン等を用いることもできる。
【００４９】また、本発明では素子分離をＳＴＩによっ
て行う場合について記載したが、素子分離をＬＯＣＯＳ
法によって行うこともでき、シリサイド層としてチタン
の替わりに、例えば、タングステン、モリブデン、白金
等を用いることも可能である。
て行う場合について記載したが、素子分離をＬＯＣＯＳ
法によって行うこともでき、シリサイド層としてチタン
の替わりに、例えば、タングステン、モリブデン、白金
等を用いることも可能である。
【００５０】
【発明の効果】以上説明したように、本発明の構成によ
れば、コントロールゲートを低抵抗化するためのシリサ
イド層を均一な厚さで形成することができ、従って、不
揮発性メモリの動作速度を確実に早くすることができる
という効果を奏する。
れば、コントロールゲートを低抵抗化するためのシリサ
イド層を均一な厚さで形成することができ、従って、不
揮発性メモリの動作速度を確実に早くすることができる
という効果を奏する。
【００５１】その理由は、本発明では、フローティング
ゲートの側面に、ポリシリコンのエッチングストッパと
して機能するストッパ酸化膜とポリシリコンとで構成さ
れるサイドウォールを形成することによって、コントロ
ールゲートの窪みの発生を防止することができるため、
コントロールゲート上に形成されるシリサイド層が剥離
されることはなく、コントロールゲートを有効に低抵抗
化することができるからである。
ゲートの側面に、ポリシリコンのエッチングストッパと
して機能するストッパ酸化膜とポリシリコンとで構成さ
れるサイドウォールを形成することによって、コントロ
ールゲートの窪みの発生を防止することができるため、
コントロールゲート上に形成されるシリサイド層が剥離
されることはなく、コントロールゲートを有効に低抵抗
化することができるからである。
【００５２】また、本発明によれば、フローティングゲ
ートの側面に形成するエッチングストッパ酸化膜として
自然酸化膜を形成することによって、フローティングゲ
ートとポリシリコンサイドウォールとを電気的に導通さ
せることができ、フローティングゲートの表面積を実効
的に拡大することにより、フローティングゲートとコン
トロールゲートとの間の容量を大きくすることもでき
る。
ートの側面に形成するエッチングストッパ酸化膜として
自然酸化膜を形成することによって、フローティングゲ
ートとポリシリコンサイドウォールとを電気的に導通さ
せることができ、フローティングゲートの表面積を実効
的に拡大することにより、フローティングゲートとコン
トロールゲートとの間の容量を大きくすることもでき
る。
【図１】本発明の第１の実施例に係る不揮発性メモリの
製造方法を模式的に説明するための工程断面図である。
製造方法を模式的に説明するための工程断面図である。
【図２】本発明の第１の実施例に係る不揮発性メモリの
製造方法を模式的に説明するための工程断面図である。
製造方法を模式的に説明するための工程断面図である。
【図３】本発明の第１の実施例に係る不揮発性メモリの
製造方法を模式的に説明するための工程断面図である。
製造方法を模式的に説明するための工程断面図である。
【図４】本発明の第１の実施例に係る不揮発性メモリの
構造を説明するための断面図である。
構造を説明するための断面図である。
【図５】本発明の第１の実施例に係る不揮発性メモリの
構造を説明するための断面図である。
構造を説明するための断面図である。
【図６】本発明の第１の実施例に係る不揮発性メモリの
主要部の配置を説明するためのレイアウト図である。
主要部の配置を説明するためのレイアウト図である。
【図７】本発明の第２の実施例に係る不揮発性メモリの
製造方法を模式的に説明するための工程断面図である。
製造方法を模式的に説明するための工程断面図である。
【図８】本発明の第２の実施例に係る不揮発性メモリの
製造方法を模式的に説明するための工程断面図である。
製造方法を模式的に説明するための工程断面図である。
【図９】本発明の第２の実施例に係る不揮発性メモリの
製造方法を模式的に説明するための工程断面図である。
製造方法を模式的に説明するための工程断面図である。
【図１０】本発明の不揮発性メモリの機能を説明するた
めの回路図である。
めの回路図である。
【図１１】従来の不揮発性メモリの製造方法を説明する
ための工程断面図である。
ための工程断面図である。
【図１２】従来の不揮発性メモリの製造方法を説明する
ための工程断面図である。
ための工程断面図である。
【図１３】従来の不揮発性メモリの構造を説明するため
の断面図である。
の断面図である。
１ シリコン基板
２ トレンチ素子分離領域
３ ゲート絶縁膜
４ ポリシリコン（フローティングゲート）
５ ＯＮＯ膜
６ａ、６ｂ ストッパ酸化膜
７ ポリシリコン（サイドウォール）
８ ポリシリコン（コントロールゲート）
９ サイドウォール酸化膜
１０ シリサイド層
１１ 層間絶縁膜
１２ コンタクト
１３ 窪み
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (15)
- 【請求項１】シリコン基板上にゲート絶縁膜、フローテ
ィングゲート、層間絶縁膜及びコントロールゲートが順
次積層され、前記コントロールゲート表面にシリサイド
層が形成されてなる半導体記憶装置において、 前記フローティングゲートの側壁に、複数の部材により
構成されるサイドウォールが配設されていることを特徴
とする半導体記憶装置。 - 【請求項２】シリコン基板上にゲート絶縁膜、フローテ
ィングゲート、層間絶縁膜及びコントロールゲートが順
次積層され、前記コントロールゲート表面にシリサイド
層が形成されてなる半導体記憶装置において、 前記フローティングゲートの側壁に、導電性材料を含む
複数の部材により構成されるサイドウォールが配設され
ていることを特徴とする半導体記憶装置。 - 【請求項３】前記複数の部材がシリコン酸化膜及びポリ
シリコンを含む、ことを特徴とする請求項１又は２に記
載の半導体記憶装置。 - 【請求項４】シリコン基板上にゲート絶縁膜、フローテ
ィングゲート、層間絶縁膜及びコントロールゲートが順
次積層され、前記コントロールゲート表面にシリサイド
層が形成されてなる半導体記憶装置において、 前記フローティングゲートの側壁に、該側壁に当接する
第１の部材と該第１の部材に当接する第２の部材とによ
り構成されるサイドウォールが配設され、前記第１の部
材が、前記第２の部材のエッチングストッパとして機能
することを特徴とする半導体記憶装置。 - 【請求項５】前記第１の部材がシリコン酸化膜からな
り、前記第２の部材がポリシリコンからなる、ことを特
徴とする請求項４記載の半導体記憶装置。 - 【請求項６】前記シリコン酸化膜が熱酸化法又はＣＶＤ
法によって形成された酸化膜である、ことを特徴とする
請求項３又は５に記載の半導体記憶装置。 - 【請求項７】前記シリコン酸化膜が自然酸化膜からな
り、該自然酸化膜が前記フローティングゲート側壁と前
記第２の部材とを電気的に導通させる膜厚で形成されて
いる、ことを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項８】前記シリサイド層がチタンのシリサイド層
である、ことを特徴とする請求項１乃至７のいずれか一
に記載の半導体記憶装置。 - 【請求項９】シリコン基板上にゲート絶縁膜、フローテ
ィングゲート、層間絶縁膜及びコントロールゲートをこ
の順に積層し、前記コントロールゲート上層にシリサイ
ド層を形成する工程を含む半導体記憶装置の製造方法に
おいて、 前記フローティングゲート形成後、前記層間絶縁膜形成
前に、該フローティングゲートの側壁に、導電部材を含
む複数の部材により構成されるサイドウォールを配設す
る工程を有することを特徴とする半導体記憶装置の製造
方法。 - 【請求項１０】前記複数の部材がシリコン酸化膜及びポ
リシリコンを含む、ことを特徴とする請求項９記載の半
導体記憶装置の製造方法。 - 【請求項１１】（ａ）シリコン基板上にゲート絶縁膜を
成膜する工程と、 （ｂ）前記ゲート絶縁膜上にフローティングゲートを形
成する工程と、 （ｃ）前記フローティングゲートの少なくとも上面及び
側面に第１の部材を成膜する工程と、 （ｄ）前記シリコン基板全面にサイドウォールとなる第
２の部材を堆積する工程と、 （ｅ）前記第１の部材をエッチングストッパとして、前
記フローティングゲート側壁のみに前記第２の部材が残
留するように該第２の部材をエッチバックしてサイドウ
ォールを形成する工程と、 （ｆ）前記フローティングゲート上面に露出した前記第
１の部材を除去する工程と、 （ｇ）前記フローティングゲート、前記第１の部材及び
前記第２の部材の上層に層間絶縁膜を成膜する工程と、 （ｈ）前記層間絶縁膜の上にコントロールゲートを形成
する工程と、 （ｉ）前記コントロールゲート表面にシリサイド層を形
成する工程と、を少なくとも有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項１２】前記第１の部材がシリコン酸化膜からな
り、前記第２の部材がポリシリコンからなる、ことを特
徴とする請求項１１記載の半導体記憶装置の製造方法。 - 【請求項１３】前記シリコン酸化膜を熱酸化法又はＣＶ
Ｄ法によって形成する、ことを特徴とする請求項１０又
は１２に記載の半導体記憶装置の製造方法。 - 【請求項１４】前記シリコン酸化膜が自然酸化膜からな
り、該自然酸化膜を前記フローティングゲート側壁と前
記第２の部材とを電気的に導通させる膜厚で形成する、
ことを特徴とする請求項１２記載の半導体記憶装置の製
造方法。 - 【請求項１５】前記シリサイド層がチタンのシリサイド
層である、ことを特徴とする請求項９乃至１４のいずれ
か一に記載の半導体記憶装置の製造方法。
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