CN1123472A - 具有供补偿过擦除操作用的侧壁分隔栅非易失半导体器件 - Google Patents
具有供补偿过擦除操作用的侧壁分隔栅非易失半导体器件 Download PDFInfo
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Abstract
在非易失半导体存储器件中，包括半导体基片(1)、在半导体基片上方形成的浮栅(FG)、和在浮栅上方形成的控制栅(CG)、在控制栅和浮栅侧壁上形成的分隔栅(8S)，并与控制栅进行电连接。在该半导体基片中，在控制栅和分隔栅的侧面上形成源区(11S)和漏区(11D)。
Description
本发明涉及一种非易失半导体存储器件，例如用电可擦除和可编程的只读存储器(EEPROM)，特别是涉及一种包括存储元件的非易失半导体器件，其中每个存储元件具有供补偿过擦除操作用的分隔栅。
通常，EEPROM元件包括具N+型源极区和N+型漏极区的P型半导体基片，经过在源极区和漏极区之间的半导体基片上绝缘层的浮栅和经过在浮栅上另外的绝缘层的控制。在写入型中，对漏极区施加高的正电压，而对控制栅施加另一高的正电压，同时将源极区接地。结果，具有能量较浮栅和半导体基片间绝缘层的能垒为高的热电子传入浮栅，因而完成写入操作。在这种情况下，EEPROM元件的阈电压较高。另一方面，在擦除型中，源极区、漏极区和基片都接地，而控制栅处于未接地状态。或者，源极区处于未接地状态，对漏极区施加正电压，基片接地而对控制栅施加负电压(或地电位)。其结果，储存在浮栅中的电子，利用Fowler-Nordheim隧道效应自此向漏极区排出。为了实现Fowler-Nordheim隧道效应，把绝缘层做得很薄。
然而，在上述擦除型中，当有比较传入写入型中的电子为多的电子自浮栅排出时，EEPROM元件的阈电压可以为负，即EEPROM元件变成耗尽型晶体管。这样的擦除操作被称为过擦除操作。
为了补偿这样的过度擦除操作，已经知道具有分隔栅的EEPROM元件(见JP-A-2-23672)。在该现有技术的EEPROM元件中，浮栅和源极区之间的偏移长度，用浮栅在自对准中加以测定，以便精确地调整通路长度，控制栅的耦合电容与浮栅之比和元件面积。这将在后面作详细解释。
然而，在上面说明的现有技术EEPROM元件中，由于控制栅的耦合电容与浮栅之比减小了，所以，控制栅对浮栅的可控性降低。再有，沟道区域不与控制栅对准，降低了控制栅的可控性。因此，降低了写入型中热电子传入浮栅的效率、和读出型中电子自浮栅排出的效率和减少了读出电流。
再则，上述现有技术的EEPROM元件在整体化方面是不利的。
本发明的目的在于提供一种非易失半导体存储器件，它具有高的电子传导效率、高的电子排出效率和大的读出电流，并且有高的集成化。
根据本发明，在非易失半导体存储器件中，包括半导体基片、在半导体基片之上形成的浮栅、和在浮栅之上形成的控制栅，在控制栅以及浮栅侧壁上形成的分隔栅，电连接至控制栅。在控制栅和分隔栅侧面上的半导体基片中形成了源极区和漏极区。因此，浮栅、控制栅、分隔栅、源极区和漏极区，能够形成相互对准的情况。
与现有技术进行比较，并参照附图，从下面的说明，对本发明将会理解得更加清楚。
图1是说明现有技术的非易失半导体器件的线路简图；
图2A是图1存储元件的平面视图；
图2B和2C是分别沿图2A的B-B线和C-C线的剖视图；
图3是根据本发明的非易失半导体存储器件的第一实施例的线路简图；
图4A，5A，6A，7A，8A，9A，10A，11A和12A是说明图3器件的制造步骤的平面视图；
图4B和4C是分别沿图4A的B-B线和C-C线的剖视图；
图5B和5C是分别沿图5A的B-B线和C-C线的剖视图；
图6B和6C是分别沿图6A的B-B线和C-C线的剖视图；
图7B和7C是分别沿图7A的B-B线和C-C线的剖视图；
图8B和8C是分别沿图8A的B-B线和C-C线的剖视图；
图9B和9C是分别沿图9A的B-B线和C-C线的剖视图；
图10B和10C是分别沿图10A的B-B线和C-C线的剖视图；
图11B和11C是分别沿图11A的B-B线和C-C线的剖视图；
图12B和12C是分别沿图12A的B-B线和C-C线的剖视图；
图13是根据本发明的非易失半导体存储器件第二实施例的线路简图；
图14A，15A，16A，17A，18A，19A和20A是说明图3器件的制造步骤的平面视图；
图14B，15B，16B，17B，18B，19B和20B是分别沿图14A，15A，16A，17A，18A，19A和20A的B-B线的剖视图。
在说明优选的实施例之前，将参照图1，2A，2B和2C解说现有技术的非易失半导体存储器件(见上面提到的出版物)。
在图1中，示出的是现有技术的NOR型非易失半导体存储器件的线路简图，其中字线WL1，WL2…和源线SL1，SL2沿X方向平行排列，而位线BL1，BL2沿Y方向平行排列。源线SL1，SL2…靠源线SL相互连接起来。
存储元件C11，C12…沿字线WL1，WL2，…、位线BL1，BL2，…和源线SL1，SL2在各交叉点加以连接。每个存储元件C11，C12，…包括浮栅FG、与字线WL1，WL2，…之一连接的控制栅CG、与源线SL1，SL2，…之一连接的源极和与位线BL1，BL2…之一连接的漏极。
参照图2A，2B和2C，对图1中的一个存储元件进行解说。
在图2A，2B和2C中，参考号101指定P-型单晶硅基片，在其上形成有用作隔离元件的场氧化硅层102。同样地，在该硅基片101上形成栅氧化硅层103、浮栅(FG)104、栅氧化硅层105和控制栅(CG)106。控制栅106具有起分隔栅作用的广延区106(SG)。同样地，参考号107S和107D分别指定N+型源极区和N+型漏极区。另外，在整个表面上有绝缘层108，且在该绝缘层上形成位线109。位线109经过接触孔CONT连接到漏极区107D。
图2A，2B和2C和器件如下所述加以制造。首先，在硅基片101上形成场氧化硅层102，然后，在其上形成栅氧化硅层102。之后，沉积多晶硅层，并进行构图，以便形成浮栅104(FG)。此后，形成栅氧化硅层105。然后沉积多晶硅层，并进行构图，以便形成控制栅106(CG)和分隔栅106(SG)。之后，在漏极侧移去不必要的分隔栅。此后，N型杂质，如砷搀入硅基片101，从而在其中形成源极层107S和漏极区107D。最后，形成绝缘层108，并沉积铝层和进行构图，以便形成位线109(BL)。
如在图2A，2B和2C中图示的写入型存储元件中，对控制栅106(CG)施加高的正电压，如12V，而且对漏极区107D施加高的正电压，如7V。另一方面，将源极区107S和硅基片101接地。其结果，在漏极区107D附近产生热电子，因此，具有较栅氧化硅层103的能垒量为大的热电子，传入浮栅104(FG)。
在如图2A，2B和2C中图示的读出型存储元件中，对控制栅106(CG)施加正电压，如3V，并对漏极区107D施加正电压，如2V。另一方面，将源极区107S和硅基片101接地。
在如图2A，2B和2C中图示的擦除型存储元件中，将控制栅106(CG)和硅基片101接地，并将源极区107S处于未接地状态。再有，对漏极区施加高的正电压，如14V。结果储存在浮栅104(FG)中的电子，利用Fowler-Nordheim隧道效应，自浮栅排出至漏极区104(FG)。
然而，在图2A，2B和2C的存储元件中，由于浮栅104(FG)和控制栅106(CG)，分别通过使用各自的光刻法工艺加以形成，因此，控制栅106(CG)可以偏离浮栅104(FG)。为了减少这种偏离，控制栅106(CG)需要如此之小，以致控制栅106(CG)的耦合电容与浮栅104(FG)之比得以减小。这就降低了控制栅106(CG)对浮栅104(FG)的控制特性。再有，由于沟道区不与控制栅对准，因此，降低了控制栅106(CG)对沟道区的控制特性。其结果，降低了热电子传入浮栅104(FG)的效率和排出电子的效率，以及读出电流。再有，为了补偿控制栅106(CG)对浮栅104(FG)的偏离，必须增加存储元件的面积，从而减小集成度。
在图示本发明第一实施例的图3中，分隔栅SG1，SG2，…分别平行于字线WL1，WL2，…。分隔栅线SG1，SG2，…与字线WL1，WL2，…连接，即控制栅不在存储元件C11，C12，…之中，但在如由X1，X2，…指示的场区域内。再有，分隔栅线SG1，SG2，…形成为字线WL1，WL2，…的侧壁，即控制栅和浮栅。
图3器件的制作情况与图1器件的操作情况相同。
图3器件的制造步骤，将参照图图4A，4B，4C，5A，5B，5C，6A，6B，6C，7A，7B，7C，8A，8B，8C，9A，9B，9C，10A，10B，10C，11A，11B，11C，12A，12B和12C，解说如下。
首先，参照图4A，4B和4C，在P-型单晶硅基片1上形成相对来说厚的场氧化硅层2，而硅基片1具有由硅的局部氧化(LDCOS)而达到大约2×1015硼/cm3的浓度。再有，大约7-10nm厚的栅氧化硅层3，通过加热氧化硅基片1加以形成。
其次，参照图5A，5B和5C，通过化学汽相沉积(CVD)工艺，沉积多晶硅层4，将磷离子搀入其中，从而降低其电阻。然后，通过光刻法和刻蚀工艺对多晶硅层4进行构图。
其次，参照图6A，6B和6C，由氧化硅、氮化硅和氧化硅(ONO)叠层结构构成的栅绝缘层，经用低温CVD工艺加以沉积。在这种情况下，栅绝缘层5，就氧化硅而言，其厚度约为20nm。ONO结构具有良好的漏电流特性。再有，由多晶硅和金属硅化物制成的多聚物，经CVD工艺和溅射工艺进行沉积。注意：多晶硅可以用作多聚物层6。
然后，通过光刻法和刻蚀工艺，对多聚物层6、栅绝缘层5、多晶硅层4和栅氧化硅层3进行构图。因此，控制栅6(CG)和浮栅4(FG)形成彼此自对准情况。
其次，参照图7A，7B和7C，经用CVD工艺，沉积大约0.1-0.5μm厚的氧化硅层7。然后，在图7A和7C中图示的氧化硅层中场区域内进行开孔7a。注意：开孔7a可以仅仅在控制栅6(CG)上形成，或者可以扩展到场氧化硅层2上。
其次，参照图8A，8B和8C，通过CVD工艺，沉积大约0.25μm厚的多晶硅层8。
其次，参照图9A，9B和9C，形成光刻胶图形9，以便覆盖多晶硅层7的开孔7a。然后，经由各向异性的刻蚀工艺，对多晶硅层7进行浸蚀，以致在控制栅6(CG)和浮栅4(FG)的侧壁上，形成分隔栅8S和8D。在该情况下，多晶硅层8被留下作为开孔7a处的层8c，因此，分隔栅8S和8D经由开孔7a与控制栅6(CG)进行电连接。然后，将光刻胶图形9除去。
其次，参照图10A，10B和10C，形成光刻胶图形10，以便覆盖分隔栅8S和层8C。然后，通过各处异性的刻蚀工艺或湿式刻蚀工艺，除去分隔栅8D。然后，除去光刻胶图形10。
其次，参照图11A，11B和11C，将大约1-5×1015砷离子/cm2，植入带有控制栅6(CG)，分隔栅8S和层8C的掩模的硅基片1。然后，在800-900℃下进行退火操作。因此，在硅基片1中形成源极区11S和漏极区11D。
最后，参照图12A，12B和12C，经用CVD工艺，沉积绝缘层11。此后，通过溅射工艺沉积铝层13，并构图，从而形成位线13(BL)和源线13(SL)。
因此，就完成了图3的器件。
在第一实施例中，浮栅4(FG)、控制栅6(CG)、分隔栅8S、源极区11S和漏极区11D，彼此对准。再有，分隔栅8S与控制栅6(CG)，在场区域进行电连接。
在图示本发明第二实施例的图13中，图解了一种虚拟的接地非易失半导体存储器件。在图13中，用作位线也用作源极/漏极区的N+型杂质区11和N+型杂质区通过背垫铝线B1，B2…来维持，被称为主位线。例如在存储元件C21的读出型中，在字线WL2接入5V电压，而其他字线接地。再有，主位线BL1接地，且在主位线B2接入1.5V，同时其他位线处在未接地状态。因此，可以检测从主位线B2经存储元件C21流向主位线B1的读出电流。再有，分隔栅SG经字线WL1，WL2，…与存储元件C11，C12…中的控制栅连接。再则，在该情况下，分隔栅SG形成为字线WL1，WL2，…的侧壁，即控制栅和浮栅。
下面参照图14A，14B，15A，15B，16A，16B，17A，17B，18A，18B，19A19B，20A和20B解说图13的器件的制造步骤。
首先，参照图14A和14B，通过热氧化P-型单晶硅基片1，形成大约7-10nm厚的栅硅氧化硅层3，而硅基片1具有大约2×1015硼/cm3的密度。然后，经CVD工艺沉积多晶硅层4，并将磷离子搀入其中，以便降低其电阻。然后，由叠层结构的氧化硅、氮化硅和氧化硅(ONO)，制成栅绝缘层5。在该情况下，栅绝缘层5的氧化硅厚度约20nm。再有，由多晶硅和金属硅化物制成的多聚物层6，由CVD工艺(和溅射工艺)沉积而成。再有，注意：多晶硅可以被用作为多聚物层6。
然后，用光刻法和浸刻工艺，对多聚物层6、栅绝缘层5、多晶硅层4和栅氧化硅层3进行构图。因此，控制栅6(CG)和浮栅4(FG)，形成彼此自对准的情况。
其次，参照图15A和15B，经用CVD工艺，沉积大约0.1-0.5μm厚的氧化硅层7。
其次，参照图16A和16B，经用CVD工艺，沉积大约0.25μm厚的多晶硅层8。
其次，参照图17A和17B，经用各向异性的刻蚀工艺，刻蚀多晶硅层7，以致在控制栅6(CG)和浮栅4(FG)上，形成分隔栅8S和8D。
其次，参照图18A和18B，形成光刻胶图形10，以覆盖分隔栅8S。然后，用各向异性刻蚀工艺或湿式刻蚀工艺，除去分隔栅8D。然后，除去光刻胶图形10。
其次，参照图19A和19B，将大约1-5×1015砷离子/cm2植入带有控制栅6(CG)、分隔栅8S的面层的硅基片1。然后，在800-950℃下进行退火操作。因此，在硅基片1中形成了源极/漏极区11。
最后，参照图20A和20B，经用CVD工艺，沉积由包括硼磷硅玻璃(BPSG)制成的绝缘层21，并将绝缘层21内刻蚀，以致使绝缘层21埋置在由控制栅6(CG)、栅绝缘层5、浮栅4(FG)构成的叠式结构和分隔栅8S之间。然后，用CVD工艺和溅射工艺，沉积多聚物层22，并对多聚物层22进行构图，从而形成字线22(WL)。在该情况下，刻蚀控制栅6(CG)、栅绝缘层5、浮栅4(FG)和氧化硅层3，以便与每个存储元件相符。此后，用溅射工艺沉积铝层24，并加以构图而形成主位线24(B)，主位线24(B)经接触器与源极/漏极区11连接。
因此，完成图13的器件。
在第二实施例中，浮栅4(FG)、控制栅6(CG)、分隔栅8S和源极/漏极区11，彼此对准。再有，分隔栅8S位字线与控制栅6(CG)电连接。
如前文解说的那样，根据本发明，由于浮栅和控制栅形成彼此对准的情况，所以控制栅可以相对于浮栅如此之大，以致增加了控制栅的耦合电容与浮栅的比率。因此，改善了控制栅对浮栅的控制特性。再有，当通路区与控制栅对准时，改善了控制栅对通路区的控制特性。其结果，提高了热电子传入浮栅的效率和排出电子的效率，以及读出电流。再有，由于不必补偿控制栅对浮栅的偏离，可以减小存储元件的面积，从而提高集成化。
Claims (9)
1.一种非易失半导体存储器件，它包括：
第一导电型半导体基片(1)；
在所述半导体基片上形成的第一绝缘层(3)；
在所述第一绝缘层上形成的浮栅(4)；
在所述浮栅上形成的第二绝缘层(5)；
在所述第二绝缘层上形成的控制栅(6)，所述控制栅与所述浮栅自对准；
在所述浮栅的侧壁上和在源极侧边上的控制栅上形成的第三绝缘层(7)；
在所述第三绝缘层上形成的分隔栅(8S)，所述分隔栅与所述控制栅进行电连接；
与所述第一导电型对置的第二电导型的源极区(11S)，形成在所述分隔栅外面的所述半导体基片之中；以及
所述第二导电型的漏极区(11D)，形成在所述控制栅和与所述源极区对置的所述浮栅外面的所述半导体基片之中。
2.如权利要求1中的器件，还包括：
形成在所述半导体基片上的第五绝缘层(2)，用以使所述源极区和漏极区与其他杂质区隔离；
所述控制栅和所述分隔栅，在所述第五绝缘层上延伸，所述控制栅与在第五绝缘层上的所述分隔栅相耦合。
3.如权利要求1中的器件，还包括形成在所述控制栅和所述分隔栅上的字线(WL1)，所述控制栅经所述字线与所述分隔栅进行电连接。
4.一种NOR型非易失半导体存储器件，它包括：
第一导电型的半导体基片(1)；
形成在所述半导体基片上的场绝缘层(2)；
沿第一方向平行形成的多条字线(WL1，WL2…)，并且形成在所述半导体基片的上方，且在所述场绝缘层的上面；
沿大约与所述第一方向垂直的第二方向平行形成的多条位线(BL1，BL2，…)，并且在所述半导体基片的上方；
与所述第一导电型对置的第二电导型的多个源极区(11S)，形成在所述半导体基片中与所述第二方向平行；
形成在所述半导体基片中的所述第二电导型的多个漏极区(11D)；
具有浮栅(FG)、与所述字线之一连接的控制栅(CG)、与所述源极区之一连接的源极和与所述漏极区之一连接的漏极的多个存储元件(C11，C12，…)，以及
多个分隔栅线(SG1，SG2，…)，每个分隔栅线形成在各个所述源极区之一侧面上的所述字线之一的侧壁上；
每个所述的分隔栅线与所述场绝缘层的所述字线之一相连接。
5.一种虚拟接地型非易失半导体存储器件，它包括：
第一导电型的半导体基片(1)；
沿第一方向并在所述半导体基片上方平行形成的多条字线(WL1，WL2，…)；
与所述第一电导型对置的第二导电型的多条位线(BL1，BL2，…)，沿大约与所述第一方向垂直的第二方向，相平行地形成在所述的半导体基片之中；
具有浮栅(FG)、与所述字线之一连接的控制栅(CG)、与所述位线之一连接的源极和与所述位线的附近一条连接的漏极的多个存储元件(C11，C12，…)；和
多个分隔栅(SG1，SG2，…)，每个分隔栅形成在各个所述源极区之一侧面上的所述存储元件之一的侧壁上；
每个所述的分隔栅，经所述字线之一与各个所述存储元件之一的所述控制栅相连接。
6.一种制造非易失半导体器件的方法，包括下列步骤：
在第一导电型的半导体基片(1)的元件隔离区域上形成第一绝缘层(2)；
在所述半导体基片的元件形成区域上方经过第一绝缘层(3)，形成第一导电层(4)，所述第一导电层与第一方向平行；
在所述第一导电层的上方，经过第二绝缘层(5)形成第二导电层(6)；
对所述第一和第二导电层进行构图，以便形成大约与所述第一方向垂直的第二方向相平行的字线(WL1)，所述第一和第二导电层分别用作浮栅(FG)和控制栅(CG)；
在所述字线的侧壁上，经第三绝缘层(7)和在所述元件隔离层中的所述控制栅上，形成分隔栅(8S)；
除去在漏极侧边上的所述分隔栅部分；和
将与所述第一导电型对置的第二导电型的杂质引入带有所述字线面层、所述分隔栅和所述第一绝缘层的所述半导体基片之中，以便在所述半导体基片中形成源区(11S)和漏区(11D)。
7.如权利要求6中的方法，其中形成所述分隔栅形成的步骤包括下列步骤：
在所述字线上形成所述第三绝缘层；
在所述元件区域内，对所述第三绝缘层进行穿孔；
在对所述第三绝缘层穿孔之后，在所述第三绝缘层上形成第三导电层(8)；
形成抗蚀图形(9)，用以覆盖所述元件隔离区域内的所述第三导电层；和
经用各向异性刻蚀工艺在背面刻蚀所述第三导电层，以便在所述字线的侧壁上和所述元件隔离区域上，保存第三导电层，从而形成所述分隔栅。
8.一种制造非易失半导体存储器件的方法，包括下列步骤：
在第一导电型半导体基片(1)上形成第一绝缘层(3)；
在所述第一绝缘层上形成第一导电层(4)；
在所述第一导电层上形成第二绝缘层(5)；
在所述第二绝缘层上形成第二导电层(6)；
对所述第二导电层、所述第二绝缘层、所述第一导电层和所述第一绝缘层进行构图，以便形成由所述第二导电层制成的第一控制栅图形和由与第一方向平行的所述第一导电层制成的第一浮栅图形；
在所述第一控制栅图形和所述第一浮栅图形上形成第三绝缘层(7)；
在所述第三绝缘层上形成第三导电层(8)；
在背面浸蚀所述第三导电层，以便在所述第一控制栅图形和所述第一浮栅图形二者的侧壁上形成第一分隔栅图形；
除去在所述第一控制栅图形和所述第一浮栅图形的侧壁之一上的一个所述第一分隔栅图形；
将与所述第一导电型对置的第二电导型的杂质，引入带有所述第一控制栅图形和所述分隔栅图形面层的所述半导体基片之中，以在所述半导体基片中形成源区和漏区(1)；
在所述第一控制栅图形和所述第一分隔栅图形上形成第四导电层；
对所述第四导电层、所述第一控制栅图形和所述第一浮栅图形进行构图，以便形成由所述第四导电层制成的字线、由所述第一控制栅图形制成的第二控制栅图形、由所述第一浮栅图形制成的第二浮栅图形、和由与所述第一方向相对的第二方向平行的所述第一分隔栅图形制成的第二分隔栅图形；
所述第二分隔栅图形经所述字线，与所述第二控制栅图形进行电连接。
9.如权利要求8的方法，还包括这样一个步骤，即在形成的所述第四导电层之前，将绝缘层(21)安放在所述源区和漏区上。
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