JP4316884B2 - キャビティ内に部分的に製造されたコンデンサ構造を備えたｄｒａｍセル及びその製造方法 - Google Patents

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Description

本発明は、ダイナミック・ランダム・アクセシブル・メモリ（DRAM）に関するものである。特に、本発明は、従来の論理プロセスを少し修正することによって製造されるDRAMに関する。本発明は、更に、従来の論理プロセスを用いて組込まれたDRAM、若しくは製造されたDRAMの動作に対しての精密な電圧のオンチップ生成に関する。
図１−Ａは、従来の論理プロセスを用いて製造された従来のDRAMセル１００の模式図である。図１−Ｂは、DRAM１００の断面図である。ここで用いられているように、従来の論理プロセスは、ポリシリコンを一層のみ用いており、シングル・ウェル構造若しくはツイン・ウェル構造のいずれかを備えている半導体製造プロセスとして規定される。DRAMセル１００は、ワード・ライン3に接続されたゲート端子９、ビット・ライン５に接続されたドレイン端子１７、及びpチャネルMOSトランジスタ２のゲート１１に接続されたソース端子１８を備えたpチャネルMOSアクセス・トランジスタ１で構成される。ソース端子１８及びゲート１１の間の接続によってDRAMセル１００のレイアウト領域が、好ましくない増大を生じてしてまう。P−チャネル・トランジスタ２は、電荷蓄積コンデンサとして機能するように構成される。トランジスタ２のソース及びドレイン１９は、共通に接続されている。トランジスタ２のソース、ドレイン、及びチャネルは、固定プレート・バイアス電圧Vppを受けるように接続される。この電圧Vppは、正の供給電圧Vddよりも、トランジスタの閾値電圧Vtを上回る値だけ高くなっている。
ここで用いられているように、電荷蓄積コンデンサの電極は、アクセス・トランジスタに接続されたノードとして規定され、且つ電荷蓄積コンデンサの対電極は、固定プレート・バイアス電圧を受けるように接続されたノードとして規定される。即ち、DRAMセル１００では、トランジスタ２のゲート１１が電荷蓄積コンデンサの電極を形成し、且つトラジスタ２のチャネル領域が電荷蓄積コンデンサの対電極を形成する。
DRAMセル１００のソフト・エラー・レート感度を向上させるべく、この井戸は、p−型基板８中に配置されたn−ウェル領域１４の中に製造される。アクセス・トランジスタ１の閾値下のリークを最小化するように、（n−型接触領域２１で）n−ウェル１４がVpp電圧でバイアスされる。しかしながら、そのような井戸のバイアスは、接合部のリークを増大させてしまう。結果としてn−ウェル１４のバイアス電圧は、接合部のリークを著しく増大させることなく、閾値下のリークを減少させるように選択される。蓄積コンデンサ内に電荷が蓄積されると、ビット・ライン５が適切なレベル（即ち、Vdd若しくはVss）にされ、ワード・ライン３がアクティブにされてアクセス・トランジスタが作動される。結果として、蓄積コンデンサの電極が荷電される。蓄積電荷を最大化するように、ワード・ライン３は、供給電圧Vssからアクセス・トランジスタ１の閾値電圧（Vtp）の絶対値を差引いた値よりも低い、負のブースト電圧Vbbに駆動されることが必要である。
データ保存状態では、ワードライン３をVdd供給電圧に駆動することによって、アクセス・トランジスタ１がオフにされる。コンデンサの電荷蓄積を最大化するように、対電極が正のブースト電圧Vppにバイアスされる。プレート電圧Vppは、電荷蓄積コンデンサを形成するトラジスタ２の酸化膜破壊電圧によって制限される。
DRAMセル１００及びその変形実施例は、K. Skjaveland、 R.Township、 P. Gillingham（これ以降、「Skjaveland他」と呼ぶ）によって「Memory Cell and Wordline Driver For Embedded DRAM in ASIC Process」と題された米国特許第5,600,598号、及び1996年のDigest of ISSCCの262頁乃至263頁においてP. Gillingham、 B. Hold、 I. Mes、 C. O'Connell、 P. Schofield、 K. Skjaveland、 R. Torrance、 T. Wojcicki、 H. Chow（これ以降、「Gillingham他」と呼ぶ）による「A 768k Embedded DRAM for 1.244Gb.s ATM Switch in a 0.8um Logic Process」に記載されている。Skejavaland他、及びGillingham他の両方において、p−型基板内に形成されたn−ウェル内に含まれるメモリ・セルの説明がなされている。
図２は、Gillingham他によって説明されているワード・ライン・ドライバ回路２０１及びワード・ライン・ブースト・ジェネレータ２０２を含むワード・ライン制御回路２００の模式図である。ワード・ライン・制御回路２００は、図示されているように接続されたp−チャネル・トランジスタ２１１乃至２１７、インバータ２２１乃至２２９、NANDゲート２３１乃至２３２、及びNORゲート２４１を含む。ワード・ライン・ドライバ２０１は、関連付けられたワード・ラインがVdd供給電圧にプルアップされることを可能にするp−チャネル・プルアップ・トランジスタ２１１を含む。ワード・ラインが負の供給電圧Vssをかなり下回る負の電圧（即ち、−1.5V）にブーストダウンされ得るように、P−チャネル・プルダウン・トランジスタ２１２乃至２１７が設けられている。しかしながら、このp−チャネル・プルダウン・トランジスタ２１２乃至２１７は、同程度の大きさのNMOSトランジスタよりもずっと小さい（約半分）駆動能力を有している。結果として、Gillingham他によるワード・ラインのターン・オンは非常に緩徐（> 10ns）である。更に、データ保持状態では、ワード・ライン・ドライバ２０１は、ワード・ラインだけをVdd供給電圧に駆動する。結果として、メモリ・セル内における接触トランジスタの閾値下のリークが適切に抑制されない。
DRAMセル１００と同様のDRAMセルが、p−型ウェル領域内に製造されたnチャネルトランジスタを用いて同様に形成される。メモリ・セルのアクセスの際に、そのようなn−チャネルDRAMセル内に蓄積された電荷を最大にするように、関連付けられたワード・ラインは、供給電圧Vddにアクセス・トランジスタの閾値電圧（Vtn）の絶対値を加えた値よりも大きい電圧に駆動される。データ保持モードでは、n−チャネル・アクセス・トランジスタが、ワード・ラインをVss供給電圧（0ボルト）に駆動することによりターン・オフされる。n−チャネルDRAMセル内のコンデンサの蓄積電荷を最大にするように、対電極がVss供給電圧よりも低いプレート電圧Vbbにバイアスされる。
n−チャネルDRAMセルを用いた従来技術スキームには、1999年のIEEE国際固体回路会議（IEEE International Solid-State Circuits Conference）における「An Embedded DRAM Module using a Dual Sense Amplifier Architecture in a Logic Process」の頁６４乃至６５及び４３１でHashimoto他によって説明されたものが含まれる。メモリ・セルが、基板と直接的に接触しておらず、且ついずれのウェル構造によっても孤立していないようなp−型基板が用いられる。説明されている設計では、基板のバイアスは可能ではない。更に、ワールド・ラインへの負の電圧の適用は、基板がゼロにバイアスされることを制限するASICには適用可能でない。従って、このアーキテクチャは、ビット・ラインの揺れを制限することにより負のゲート-ソース間電圧（Vgs）を達成する。負のVgs電圧によって、メモリ・セル内の閾値下のリークが軽減される。Hashimoto他は、ワード・ライン・ドライバの構造を説明できていない。
それゆえに、従来の論理プロセスを用いて製造されたDRAMセル内におけるリーク電流を改善するワード・ライン・ドライバ回路を得ることが望まれる。更に、従来の論理プロセスを用いて製造されたDRAMセルをバイアスするための向上された方法を得ることが望まれる。
従って、本発明によって従来式の論理プロセスを用いて製造された、ダイナミック・ランダム・アクセス・メモリ（DRAM）セル、ワード・ライン、及びCMOSワード・ライン・ドライバが提供される。この実施例の特定の変形実施例では、DRAMセルが、薄いゲート酸化膜と、高電圧I／Oデバイスで通常用いられる種類の厚いゲート酸化膜を備えているコンデンサ構造とを含んでいる。
本発明の別実施例では、DRAMセルは、従来式の論理プロセスを若干修正することにより製造される。そのような実施例の1つでは、、DRAMセルは、DRAMセルのクラウン電極及びプレート電極を概ねシリコン・ウェーハの面の下の凹部領域に製造することによって製造される。このクラウン電極及びプレート電極は、アクセス・トランジスタのゲート電極の製造の前に製造される。凹部領域は、埋込式フィールド酸化膜層の中へのエッチングによって形成され得る。フィールド酸化膜内のこの凹部領域は、シリコン・ウェーハの露出部分に隣接して配置される。クラウン電極は、フィールド酸化膜の凹部領域及びシリコン・ウェーハの露出部分の上に形成される。クラウン電極からの外方拡散によって、シリコン・ウェーハの予め露出された部分内にドープされた接触領域が形成される。クラウン電極は、凹部領域の底部に配置されるベース領域と、その凹部領域の壁を上方に延在する側壁を含む。誘電体層がクラウン電極の上に配置される。プレート電極は、誘電体層の上に配置され、それにより、DRAMセルのコンデンサが完成される。このプレート電極は、クラウン電極のベース領域及び側壁の上に延在する。
コンデンサが形成された後、アクセス・トラジスタに対するゲート誘電体層が熱的に成長される。次に、従来式の論理プロセス・ステップを用いてアクセス・トランジスタがゲート誘電体の上に形成される。このアクセス・トランジスタは、アクセス・トランジスタのソースがドープ接触領域と連続するように配置され、それにより、アクセス・トランジスタがコンデンサに結合される。蓄積電極及びプレート電極の構成によって、高い電気容量、小さいレイアウト、及び減少された面形状（surface topography）を備えているDRAMセルが得られる点が効果的である。この構成は、従来式の論理プロセスに対して更なる最小の修正だけを必要とする。詳述すると、2つの付加的なマスキング・ステップ及び2つの付加的なポリシリコン層がコンデンサを形成するのに用いられる。コンデンサの形成に関連付けられた温度サイクルは、その後のアクセス・トランジスタの製造の際に、N＋及びP＋の浅い接合部の形成若しくはサリサイド（セルフ・アライン・シリサイド）の形成に影響を及ぼさない。更に、コンデンサの内部ノードには、縮小リーク電流に対するサリサイドがほとんどない。
この実施例の変形実施例では、クラウン電極及びゲート電極が共に同一のポリシリコン層から形成される。
本発明の更に別の実施例では、DRAMセルは、フィールド誘電体層内に形成されたキャビティ中に延在するコンデンサ構造を含んでおり、それにより、コンデンサ構造に、非常に大きな面領域及び非常に小さなレイアウト領域が提供される。一実施例では、従来式の論理プロセスにただ1つのマスキング・ステップを付加することによって、コンデンサ構造が以下のように製造される。フィールド誘電体層（例えば、フィールド酸化膜）が、第1導電型を備えている半導体基板内に形成される。このフィールド誘電体層は、半導体基板の上面の下に延在する。マスク中の孔を通してフィールド誘電体層をエッチングすることによって、フィールド誘電体層の中にキャビティが形成される。このキャビティは、基板の上面の下に延在する。次に、所望に応じて、同じマスクの孔を通して閾値調整注入が実行されてもよく、それにより、基板内に閾値調整領域が形成される。この閾値調整領域は、基板の上面に沿って且つキャビティの露出面に沿って延在する。
マスクが除去されて、できあがった構造の上にゲート誘電体層が形成される。次に、標準的なポリシリコン・ゲート層がゲート誘電体層の上に形成され、その際にこのポリシリコン層の一部によってキャビティの内部が充填される。次に、コンデンサ構造のコンデンサ電極と、アクセス・トランジスタのゲート電極とを形成するように、ポリシリコン層がパターン化される。コンデンサ電極は、基板の上面の上を延在する部分と、キャビティ中に延在する部分とを有する。一実施例では、ゲート誘電体層が、ゲート電極の下及びコンデンサ電極の下に種々の構成を有し得る。
ワード・ライン・ドライバは、ワード・ラインに正のブースト電圧及び負のブースト電圧を選択的に提供するように制御され、それにより、DRAMセルへのアクセスが制御される。
Vdd供給電圧よりも大きく、且つVdd供給電圧に約0.6ボルトの1ダイオード電圧降下（Vj）を加えた値よりも小さい正のブースト電圧を生成するように、正のブースト電圧ジェネレータが提供される。
同様にして、VSS供給電圧よりも小さく、且つVSS供給電圧から約0.6ボルトの1ダイオード電圧降下（Vj）を差引いた値よりも大きい負のブースト電圧を生成するように、負のブースト電圧ジェネレータが提供される。
ワード・ライン・ドライバと、正又は負のブースト電圧ジェネレータのうちの1つとの間に結合回路が提供される。例えば、DRAMセルがPMOSトラジスタから構成される場合には、結合回路によってワード・ライン・ドライバが負のブースト・ワード・ライン・ジェネレータに結合される。DRAMセルがアクセスされると、結合回路によって、ワード・ライン・ドライバが負のブースト電圧に結合され、それにより、DRAMセルのp−チャネル・アクセス・トランジスタがターン・オンされる。
逆に、DRAMセルがNMOSトランジスタから構成される場合、結合回路によって、ワード・ライン・ドライバが正のブースト・ワード・ライン・ジェネレータに結合される。DRAMセルがアクセスされると、結合回路によって、ワード・ライン・ドライバが正のブースト電圧に結合され、それにより、DRAMセルのn−チャネル・アクセス・トランジスタがターン・オンされる。
正のブースト電圧ジェネレータは、正のブースト電圧をVddに1ダイオード電圧降下Vjを加えた値よりも小さい電圧に制限するチャージ・ポンプ制御回路を含む。同様に、負のブースト電圧ジェネレータは、負のブースト電圧をVSSから1ダイオード電圧降下Vjを差引いた値よりも大きい電圧に制限するチャージ・ポンプ制御回路を含む。特定の実施例では、正のブースト電圧及び負のブースト電圧は、トランジスタ閾値電圧が参照される。
ゲート長が0.15ミクロン以下であるトランジスタを有するディープ・サブ・ミクロン論理プロセスでは、薄い酸化膜トランジスタの閾値電圧は0.5ボルト未満である。この閾値電圧は、約0.6ボルトのP−N接合部電圧よりも小さい。再生若しくは書込みの作業の際に、p−型基板内に形成されるn−チャネル・ドライバ・トランジスタを通して負のブースト電圧がアクセス・トランジスタのゲート（即ち、セル・ワード・ライン）に印加される。再生若しくは書込み作業の際に、負のブースト電圧は、蓄積コンデンサをVSS供給電圧に概ね近い電圧に荷電するのを支援する。理論上、負のブースト電圧は、蓄積コンデンサの電荷をVSSと等しい電圧に荷電するように、VSSを少なくともp−チャネル閾値電圧（に基板バイアス効果による付加的な閾値電圧シフトを加えたもの）1つ分は下回っている必要がある。しかしながら、p−基板がVSS電位でバイアスされる論理プロセスでは、n−チャネル・ドライバ・トランジスタのソースに0.6V未満のバイアスを適用することによって、n−チャネル・トランジスタのN＋ソース接合部がターン・オンされる。結果として、負のブースト電圧ジェネレータから基板に大きな基板電流が流れ、それにより、電量が浪費され、且つラッチ・アップの可能性も増大させてしまう。負のブースト電圧の絶対値が、p−チャネル・トランジスタの閾値電圧（Vtp）の絶対値と概ね等しく、且つP−N接合部のターン・オン電圧よりも小さくなるように選択されることが重要である。例えば、0.5ボルト未満のVtpを有するプロセスでは、0.3乃至0.4ボルトの負のブースト電圧が用いられてよい。
特に言及する場合を除き、以下では、単一の多結晶シリコン層及び1以上の金属層を用いたシングル・ウェル・プロセスの若しくはツイン・ウェル・プロセスである従来の論理プロセスを用いて製造されたDRAMメモリの電圧及びバイアシングを説明している。説明されている例では、正の供給電圧が供給電圧Vddとして指定されている。一般に、正の供給電圧Vddは、製造プロセスに応じて3.3ボルト、2.5ボルト、1.8ボルト等の公称値をとり得る。0ボルトの公称値をとり得る接地供給電圧が、供給電圧Vssとして指定される。約0.6ボルトの公称値を有するダイオード降下（若しくはP−N接合）電圧が、Vjに指定される。
図３−Ａに示されるように、一実施例で用いられているDRAMメモリ・セルは、p−チャネル・アクセス・トランジスタ３０１及び蓄積コンデンサとして構成されたｐ−チャネル蓄積コンデンサ３０２から成っている。アクセス・トランジスタ３０１のゲートは、ワード・ライン３０３に接続されており、アクセス・トランジスタ３０１のドレインは、ビット・ライン３０５に接続されている。アクセス・トランジスタ３０１のソースは、トランジスタ３０２のソース領域に接続されている。説明されている実施例では、トランジスタ３０２のソース領域だけが実際に形成されている（即ち、トランジスタ３０２のドレイン領域は存在していない）。別の実施例では、ソース領域及びドレイン領域が共に形成され、且つこれらの領域はアクセス・トランジスタ３０１のソースに共通して接続される。トランジスタ３０２のチャネルが蓄積コンデンサの電極を形成し、且つトランジスタ３０２のゲートが蓄積コンデンサの対電極を形成する。蓄積トランジスタ３０２のチャネル（即ち、蓄積コンデンサの電極）は、アクセス・トランジスタ３０１のソースに接続される。トランジスタ３０２のゲート（即ち、蓄積コンデンサの対電極）は、負のブースト・バイアス電圧Vbb1を受けるように接続される。このバイアス電圧Vbb1は、コンデンサ３０２のゲート酸化膜の降伏電圧（Vbd）及び電極上に蓄積される最高電圧（V1）により制限される。一般に、バイアス電圧Vbb1は、V1からVbdを引いた値よりも大きな電圧に設定される。好適実施例では、V1は正の供給電圧Vddと等しくなっており、バイアス電圧Vbb1は−0.3ボルトに設定される。
一般に、バイアス電圧Vbb1は、1ダイオード電圧降下よりも小さな大きさを有するように選択される。即ち、バイアス電圧は、約0.6ボルトよりも小さな大きさを有するように選択される。負のバイアス電圧は、電極がVdd供給電圧に荷電された際に、コンデンサ３０２の電気容量を増加することによって、蓄積コンデンサ３０２の動作を線形化する。負のプレート・バイアスVbb1がなければ、コンデンサ３０２の電気容量は、コンデンサにまたがる電圧がMOS構造の閾値電圧よりも小さくなるにつれて急速に減少する傾向がある。
図３−Ｂで図示されるように、DRAMメモリ・セル３００は、p−型単結晶シリコン基板３０６のn−ドープ・ウェル３０４の中に含まれる。複数のメモリ・セルが、同一のn−ウェル３０４を共有し得る。ｎ−ウェル３０４は、Vdd供給電圧よりもp−チャネル・アクセス・トランジスタ３０１の閾値電圧（Vtp）の絶対値と概ね等しい電圧値だけ大きくなっている正のブースト電圧（Vpp1）にバイアスされる。更に、正のブースト電圧Vpp1は、p−チャネル・アクセス・トランジスタ３０１の酸化膜降伏電圧よりも低くなるように選択される。n−ウェル３０４は、n−型接触領域３１５への接続によってバイアスされる。本実施例では、Vpp1電圧は、Vdd供給電圧よりも約0.3ボルト大きくなるように制御される（即ち、Vtp ＝ 0.3ボルト）。n−ウェル３０４にVpp1電圧を適用することによって、アクセス・トランジスタ３０１の閾値下のリークが減少され、且つ供給ノイズに起因するコンデンサ３０２の電極とn−ウェル３０４との間の接合部のフォワード・バイアシングの可能性が最小化される。しかしながら、n−ウェル３０４にVpp1電圧を適用することによって、特により高電圧において、蓄積コンデンサ３０２の電極での接合部リークも増大されてしまう。
データがメモリ・セル３００に書込まれる際、ビット・ライン３０５は、論理ゼロ・データ値を書込むようにVdd供給電圧に接続されるか、若しくは論理イチ・データ値を書込むようにVss供給電圧に接続される。更に、ワード・ラインが、約−0.3ボルトの電位を有する電圧VSSBを受けるように接続される。一実施例によれば、VSSB電圧レベルは、従来式のDRAM実装においては−1.0ボルト若しくはそれよりも負であるのと比較して、−0.2ボルト乃至−0.5ボルトになるように選択される。これは、VSS供給電圧から1ダイオード電圧降下を引いた値よりも大きい。VSSB電圧の生成は、以下でより詳しく説明される。
メモリ・セル３００がデータ保持状態である場合、ビット・ライン３０５が、Vdd供給電圧の約半分の電圧に予め荷電される。メモリ・セル３００の閾値下のリークは、ビット・ライン３０５若しくはコンデンサ３０２の電極がVdd供給電圧に近い可能性がある際に、より高くなる傾向がある。この閾値下のリークは、ミクロン以下のトランジスタの場合に、それらの閾値電圧がより低い（例えば、Vtp ≦ −0.5ボルト）ために、より重症になる。データ保持状態の際に、閾値下のリークを減少するように、ワード・ライン３０３は、Vdd供給電圧よりも約0.3ボルト大きい電位を有する内部で生成された正のブースト電圧（VCCB）に接続される。一実施例によれば、VCC電圧レベルは、Vdd供給電圧よりも0.2ボルト乃至0.5ボルト大きくなるように選択される。これは、Vdd供給電圧に1ダイオード電圧降下を加えた値よりも小さい。これは、データ保持状態の際に、ワード・ラインがVdd供給電圧に接続された、上述の従来式メモリ・セルとは異なっている。正のブースト電圧VCCBの生成は、以下でより詳細が説明される。
図３−Ｂのp−チャネル・アクセス・トランジスタ３０１及びp−チャネル蓄積トランジスタ３０２は、薄いゲート誘電体層３０７及び３０８を各々含んでいる。これらの薄いゲート誘電体層は、集積回路の内部ロジックを製造するのに通常用いられる。例えば、0.18ミクロンの論理プロセスでは、薄いゲート誘電体層３０７及び３０８は、通常、約2.5nm乃至4.0nmの厚さを有している。
0.15ミクロンよりも小さいゲートの長さと、30オングストロームよりも小さいゲート酸化膜の厚さとを有するディープ・サブミクロンMOSデバイスの場合、MOS蓄積トランジスタ３０２を通るゲート・トンネル電流が顕著になってくる（即ち、5 pAより大きくなる）。蓄積トランジスタを通るそのようなゲート・トンネル電流は、蓄積された電荷を減少させ、それゆえにメモリ・セルの必要なリフレッシュ・レートを大幅に増大させる。ゲート・トンネル電流は、ゲート酸化膜の厚さの減少と共に指数関数的に増加するので、蓄積トランジスタ３０２に対して厚い酸化膜が用いられるのが好ましく、それにより、トンネル電流が減少され、且つメモリ・セル内での適切なリフレッシュ周期が維持される。
従って、図３−Ｃに図示される本発明の別の実施例では、コンデンサ構造の薄いゲート酸化膜層３０８が、厚いゲート酸化膜層３０８Ａにとって代わられている。厚いゲート酸化膜層３０８Ａは、従来の二重酸化膜論理プロセスで利用可能である。二重酸化膜論理プロセスは、高性能の薄い酸化膜トランジスタ及び高電圧の厚い酸化膜トランジスタの両方を用いる半導体回路の製造に一般的に用いられる。高性能の薄い酸化膜トランジスタは、機能ブロックの大部分を構成するのに用いられ、厚い酸化膜トランジスタは、より高いコンプライアンス電圧を必要とする特別な機能ブロック及びＩ／Ｏ回路を構成するのに用いられる。それゆえに、この厚い酸化膜トランジスタは、DRAMセルの蓄積トランジスタ（コンデンサ）の形成には従来、用いられない。
厚い酸化膜層が従来式の二重酸化膜論理プロセスで利用可能であるので、厚い酸化膜層３０８Ａを製造するための付加的な処理ステップは不要である。所望に応じて、この厚い酸化膜層３０８Ａを付加的なマスキング・ステップを用いて別個に製造することも可能であり、それにより、この層は、Ｉ／Ｏ酸化膜層（概ね50乃至70オングストロームの厚みを有する）よりも薄くなり得る。この厚いゲート酸化膜層３０８Ａは、薄いゲート酸化膜層３０７よりも非常に厚くなっている。例えば、0.13ミクロンの論理プロセスでは、厚いゲート酸化膜層３０８Ａは、約25乃至50オングストロームの厚みを有し、薄いゲート酸化膜層３０７は、約15乃至20オングストロームの厚みを有している。一実施例では、厚い酸化膜層３０８Ａは、薄いゲート酸化膜層よりも約20%厚くなっていてよい。厚いゲート誘電体酸化膜３０８Ａは、p−チャネル蓄積トランジスタ３０２を通るトンネル電流を減少することに利点がある。
代替実施例では、得られる電気容量を増大させるように、ゲート酸化膜３０８若しくは３０８Ａの面領域を増加させる付加的なマスキング・ステップを用いて、浅いキャビティ若しくは凹領域がゲート酸化膜３０８若しくは３０８Ａの下に形成される。この代替実施例の一例が、図３−Ｇ乃至図３−Ｓにおいて、以下でより詳細に図示されている。
図３−Ｄは、本発明の一実施例による、メモリ・セル３００のレイアウトを示している。ビット・ライン３０５への接続が2つの隣接するセルの間で共有されており、コンデンサ３０２の上側プレート３１３は、ワード・ラインに平行な隣接セルの2行に接続される。隣接セルから成るこのコンデンサは、例えば、設計規則により可能な最小間隔で、フィールド酸化膜（FOX）領域３１４を通して電気的に絶縁されている。p−チャネル・コンデンサの最大ターン・オンを可能にするように、コンデンサ・プレート３１３がVbblレベルにバイアスされるため、最大リーク電流が隣接セルの蓄積ノード間を流れてしまい得る、フィールド酸化膜（FOX）３１４上における最悪の場合のバイアシングが存在する。そのようなフィールド・リーク電流を最小化するように、コンデンサ・プレート３１３は、隣接する蓄積ノードの対角方向の隅部分に沿ってのみ、フィールド酸化膜３１４を横断することが可能になっている。これによって、隣接セルの間で可能であるリーク経路が最小FOX絶縁間隔の1.414倍に強制され、同時に、コンデンサ・プレート３１３により逆にゲーティングされる、（最小間隔における）蓄積ノードの部分が（コンデンサ３０２のチャネル領域である）蓄積ノード周縁部全体の25%よりも少なくなるように減少され、それにより可能性のあるリーク電流が最小化される。
図３−Eは、本発明の別実施例による、p−チャネル・アクセス・トランジスタ３０１及びp−チャネル・コンデンサ３０２の拡大された断面図を示している。この実施例では、通常のp−型ヘビーソース／ドレインの埋込み及びソース／ドレインのサリサイド形成（salicidation）は、p型接続領域から除外される。この配置によって、蓄積ノードの保持時間を低下させ得るゲート誘導ドレイン・リーク（GIDL）及び接合部のリーク電流が減少される。従来式の論理プロセスでは、p−チャネル・トランジスタの製造は、通常、以下の（i）ポリシリコン・ゲートのパターン化及びエッチングを行うステップ、（ii）ゲート端部の適切箇所におけるソース／ドレイン領域を低濃度ドープするようにイオン注入を用いて、それによりp−LDD領域を形成するステップ、(iii)絶縁側壁スペーサを形成するステップ、（iv）露出したシリコン面上にサリサイド（salicide）を形成するステップ、及び（v）露出したシリコン面上のソース／ドレイン領域を高濃度ドープするようにイオン注入を用いて、それにより、p−S／D領域を形成するステップから成る手順に従う。p−LDD領域及びp−S／D領域の2ステップ形成によって、高伝導電流及び優れたリーク電流制御が同時に提供される。このp−S／D領域は、通常は、p−LDD領域よりも低い低効率を得るように、超高濃度ドープがなされる。結果として、p−LDD領域の場合よりも、接合部降伏電圧がより低く、且つp−S／D領域のリーク電流がずっと高くなっている。ソース／ドレインのサリサイドは、ソース／ドレインの抵抗率を更に減少させるが、接合部のリークを更に劣化させてしまう。それゆえに、蓄積ノード（即ち、領域３１２）内のp−型ドーピング及びサリサイド形成を可能な限り除外することが重要である。
本発明では、領域３１２が、絶縁側壁スペーサ３２５の大きさの2倍に匹敵する、最小ポリシリコン・ゲート間隔で配置されている。このレイアウト配置を用いると、p−S／Dドーピング及びサリサイドは、付加的な処理ステップを必要とすることなしに領域３１２から効果的に除外される。
図３−Fに図示されるように、本発明の別実施例では、薄いゲート誘電体層３０７が、アクセス・トランジスタのゲート電極３０３の下に形成されるのに対して、厚いゲート誘電体層３０８Ａがコンデンサ構造３１３の下に形成されている。
図３−Ａ乃至図３−ＥのDRAMセルは、その要素がn−ドープ基板の中、若しくはp−ドープ基板の深いn−ドープ・ウェルの中のいずれかに配置されたp−ドープ・ウェルの中に製造されるとすれば、n−チャネル・アクセス・トランジスタ及びコンデンサを用いて同様に実装され得る。
図３−Ｇ乃至図３−Ｒは、製造の種々のステージの際における、本発明の別実施例によるDRAMセル３０００の断面図である。以下でより詳述されるように、DRAMセル３０００は、従来の論理プロセスに単一のマスキング・ステップを付加することにより製造される。図３−Ｓには、本発明の一実施例によるRAMセル３０００のレイアウトが複数の隣接DRAMセルと共に図示されている。この実施例では、ゲート電極を形成する前に、フィールド誘電体層の中に凹部領域を生成することによって、メモリ・セルのコンデンサ面領域が増加されている。この増大された電気容量の値によって、より小さいメモリ・セル領域が可能になる。
図３−Gに図示されるように、従来的な論理プロセスのフローに従って、n−型ウェル領域３０１１が、p−型単結晶シリコン基板３０１０内に形成される。説明されている例では、基板３０１０は、＜1,0,0＞の結晶方向及び約1ｘ1016／cm3のドーパント濃度を有している。イオン注入等の従来式の処理ステップによって形成されるn−ウェル３０１１は、約1ｘ1017／cm3のドーパント濃度を有している。本発明の別の実施例では、別の結晶方向及び濃度を用いることが可能である。更に、同様の結果が得られる別の実施例において、種々の領域の導電型が逆にされてもよい。
説明されている実施例では、フィールド誘電体層３０２２は、浅い溝分離法（STI）の技法を用いて形成される。STI技法では、溝がシリコン基板３０１０にエッチングされ、次にこれらの溝が酸化ケイ素等の誘電体で充填される。できあがった構造の上面は、次に、フィールド誘電体層３０２２の上面が、n−ウェル３０１１の上面と概ね同一平面上にあるように、化学機械研磨（CMP）によって平坦化される。説明されている実施例では、基板３０１０の結晶構造によって、溝の側壁が約80度の角度を有するようにされる。
バッファ酸化膜層３０２１は、STI処理ステップから保持されるか、若しくは生成された構造の上面上に熱的に成長される。説明されている実施例では、酸化膜層３０２１は、約5乃至20nmの範囲の厚さを有するシリコン酸化膜である。しかしながら、この厚さは用いられる処理に応じて変化され得る。
次に、従来式の論理プロセスに含まれない非標準的な処理ステップが実行される。孔３０２４を有するフォトレジスト・マスク３０２３が、公知の処理方法を用いてバッファ酸化膜層３０２１上に形成される。孔３０２４は、n−ウェル３０１１の上に部分的に配置され、且つフィールド誘電体層３０２２の上に部分的に配置される。
図３−Hに図示されるように、フォトレジスト・マスク３０２３の孔３０２４を通してエッチングが実行され、それにより、酸化膜層３０２１の露出部分が除去される。同様にして、このエッチングにより、フィールド誘電体層３０２２の露出部分も除去され、それにより、フィールド誘電体３０２２内にキャビティ３０２５が生成される。エッチングの終わりには、フィールド誘電体層３０２２は、約50乃至200nmの範囲にあるキャビティ３０２５の下の厚さT1を有する。エッチング剤は、シリコンに対して非常に選択的であり、エッチングの際に、n−型のウェル３０１１はほとんど除去されない。一実施例では、このエッチングは、時限式のエッチングである。
図３−Iで図示されるように、所望に応じたp−−型イオン注入が、フォトレジスト・マスク３０２３の孔３０２４を通して実行される。一実施例では、2ｘ1013／cm2の注入量及び10−15KeVのエネルギーでホウ素が注入される。このp−−型注入によって、コンデンサ領域３０２６が生じる。コンデンサ領域３０２６によって、続いて形成されるコンデンサ構造の下の閾値電圧がよりポジティブになり、それにより、コンデンサ構造のより容易なターン・オンが可能となる。
図３−Jで図示されるように、フォトレジスト・マスク３０２３及びバッファ酸化膜層３０２１が剥離され、次に、できあがった構造の上面の上にゲート誘電体層３０３０が形成される。説明されている実施例では、ゲート誘電体層３０３０は、約1.5乃至5nmの範囲の厚さを有する熱的に成長されたシリコン酸化膜である。しかしながら、この厚さは用いられる処理に応じて変更されてよい。説明されている実施例では、アクセス・トランジスタのゲート酸化膜と、コンデンサの誘電体層との両方に対して、同一のゲート誘電体層３０３０が用いられている。しかしながら、別の実施例では、ゲート誘電体層及びコンデンサ誘電体層を形成するのに異なる層を用いることが可能である。例えば、コンデンサ誘電体層がゲート誘電体層よりも厚くなるように製造されてよい。別の例として、コンデンサ誘電体層が窒化ケイ素、若しくは酸化ケイ素と窒化ケイ素との化合物で形成されてよいのに対して、誘電体層は酸化ケイ素だけから形成される。ゲート誘電体層３０３０は、メモリ・アレイの外側に製造された論理トランジスタに用いられているゲート誘電体層と同一になっていてもよいし、若しくはこれらの論理トランジスタ内で用いられているゲート誘電体層と厚み及び／又は組成が異なっていてもよい。
ここから話を進めると、従来の論理プロセスが再開される。約100乃至300nmの範囲の厚さを有する多結晶シリコン層３０１が、できあがった構造の上に成膜される。ポリシリコン層３０３１によって、キャビティ３０２５が概ね充填される。
図３−Kに図示されるように、フォトレジスト・マスク３０３２がポリシリコン層３０３１の上に形成される。以下の説明で明らかになるように、フォトレジスト・マスク３０３２によって、メモリ・セル３０００のコンデンサ電極及びゲート電極が規定される。図３−Lで図示されるように、ポリシリコン層３０３１が、フォトレジスト・マスク３０３２を通してエッチングされ、それによりゲート電極層３０３１Ａ、コンデンサ電極３０３１Ｂ、及びポリシリコン部分３０３１Ｃが形成される。コンデンサ電極３０３１Ｂの一部が、キャビティ内３０２５内に残存する。キャビティ３０２５の側壁上にコンデンサ電極３０３１Ｂの一部を形成することによって、コンデンサ電極３０３１Ｂとコンデンサ領域３０２６との間に生じる領域を（即ち、コンデンサ領域が）非常に大きくすることが可能になると同時にコンデンサ電極３０３１Ｂに必要なレイアウト領域を非常に小さくすることが可能になる。
図３−Ｍに図示されるように、フォトレジスト・マスク３０３２が剥離され、且つできあがった構造にp−型イオン注入が実行される。結果として、低濃度ドープがなされたp−型ドレイン領域３０３３及び低濃度ドープがなされたp−型ソース領域３０３４がn−ウェル３０１１内に形成される。p−型ソース領域３０３４は、コンデンサ領域３０２６と連続している。更に、この注入の際に、ポリシリコン領域３０３１Ａ乃至３０３１Ｃはp−型不純物を受取る。
図３−Nに図示されるように、側壁スペーサ３０３５ができあがった構造の上に形成される。側壁スペーサ３０３５は、従来式の製造プロセスを用いて形成される。例えば、側壁スペーサ３０３５は、できあがった構造の上に窒化ケイ素を付着させ、次に、従来式の処理技法を用いてその窒化ケイ素層上で異方性エッチングを行うことにより形成可能である。異方性エッチング終了後、窒化ケイ素スペーサが残存する。
窒化ケイ素側壁スペーサ３０３５の形成後、p＋フォトレジスト・マスク（図示せず）が形成され、それにより、チップ上の所望の位置にｐ＋領域が規定される。次に、p＋型イオン注入が実行され、それにより、（基板上における所望の他のp＋領域と共に）p＋ドレイン領域が３０３６が形成される。図３−Nにおいて、p＋ドレイン領域３０３６が側壁スペーサ３０３５の最も左の端部と位置合わせがなされていることに留意されたい。このp＋型イオン注入によって、ポリシリコン領域３０３１Ａ乃至３０３１Ｃのドープが更になされる。側壁スペーサ３０３５は、p＋不純物が低濃度ドープ・ソース領域３０３４内に注入されることを防止する。所望に応じて、p＋フォトレジスト・マスク（図示せず）は、p＋不純物が低濃度ドープ・ソース領域３０３４中に注入されるのを防止する部分を含んでいてよい。領域３０３３、３０３４、及び３０３６内に注入された不純物をアクティブにするように、アニーリングの熱サイクルが続いて実行される。
次に、図３−Oを参照すると、サリサイドブロッキング誘電体層３０３７（即ち、酸化ケイ素）ができあがった構造の上に成膜される。サリサイドブロッキング・フォトレジスト・マスク３０３８が、誘電体層３０３７の上に形成される。マスク３０３８は、p＋型ドレイン領域３０３６、ゲート電極層３０３１Ａの一部、及びポリシリコン領域の一部を露出するようにパターン化される。
図３−Ｐに示されるように、誘電体層３０３７がエッチングされ、それによりマスク３０３８で露出している誘電体層３０３７の部分が除去される。更に詳述すると、p＋ドレイン領域３０３６、ポリシリコン・ゲート電極層３０３１Ａの左側部分、及びポリシリコン領域３０３１Ｃの右側部分が露出される。
図３−Ｑで図示されるように、マスク３０３８が剥離され、生じた構造の上にチタン若しくはコバルト等の耐熱金属層が成膜される。説明されている実施例では、チタンが約30nmの厚さで成膜される。続いて、アニールが実行され、それにより耐熱金属層３０３９が下にあるシリコン領域と反応して金属シリサイド領域が形成される。図３−Ｑでは、耐熱金属層３０３９の下にあるシリコン領域は、p＋ドレイン領域３０３６、ポリシリコン・ゲート電極層３０３１Ａの左側部分、及びポリシリコン領域３０３１Ｃの右側部分だけである。
図３−Ｒに図示されるように、次に、耐熱金属層３０３９の未反応部分が除去される。金属シリサイド領域３０４１、３０４２、及び３０４３が、p＋ドレイン領域３０３６、ポリシリコン・ゲート電極３０３１Ａの左側部分、及びポリシリコン領域３０３１Ｃの右側部分の上に形成される。リーク電流を最小化する必要のある領域、即ち、領域３０３４及び所望に応じてポリシリコン・コンデンサ電極３０３１Ｂにおいて、シリサイドの形成がブロックされるのが好ましい。誘電体層３０３７によって、これらの場所へのシリサイドの形成が防止されることに留意されたい。
できあがったDRAMセル３０００が、図３−Rに図示されている。DRAMセル３０００のアクセス・トランジスタが領域３０５１に配置されており、且つDRAMセル３０００のコンデンサ構造が領域３０５２に配置されている。コンデンサ構造は、フィールド酸化膜３０２２内のキャビティ３０２５内に形成されるので、非常に大きな面領域を有している。この非常に大きな面領域により、コンデンサ構造に対する非常に大きな電気容量が得られる。しかしながら、コンデンサ構造がキャビティ３０２５内で部分的にのみ形成されるので、このコンデンサ構造によって非常な小さなレイアウト領域が消費される。DRAMセル３０００は、従来の論理プロセスに小さな修正を行うだけで製造可能であることに利点がある。
図３−Ｓは、DRAMセル３０００を含むDRAMセル・アレイの平面図である。図３−Ｒに図示されている図が、図３−Ｓの断面線Ａ−Ａ´によって規定される図と概ね対応していることに留意されたい。アクセス・トランジスタのドレインと、ビット・ラインとの間の接続を提供する接触部が、図３−Ｓにおいて、×印を含むボックスとして図示されている。従って、接触部３０５０によって、ドレイン領域３０３６からビット・ライン３０５（図示せず。図３−Ａ参照）への接続が提供される。更に、接触部３０３６は、DRAMセル３０００の左側に配置される対称的なDRAMセルのドレイン領域への接続も提供する。この方法によって、1つの接触部によってアレイ内の2つのDRAMセルへの接続が提供される。
ドレイン領域３０３６及びソース領域３０３４は、ゲート電極３０３１Ａによって分離される。コンデンサ領域３０２６の境界を規定するマスク３０２４の配置が、図３−Ｓに図示されている。ハンマ型の太線３０７０によって、キャビティ３０２５の側壁が規定される。キャビティ３０２５は、ハンマ型の線３０７０の外側、且つマスク３０２４によって規定される境界の内側に配置される。従って、ハンマ型の線３０７０の内側に配置されるコンデンサ電極３０３１Ｂ部分は、ハンマ型の線３０７０の外側に配置されるコンデンサ電極３０３１Ｂ部分よりも上層に配置されている。コンデンサ電極３０３１Ｂの領域は、線３０７０により規定される側壁を越えて延在させることで最大化される。図３−Ｓにおいて、コンデンサ電極３０３１Ｂは、隣接するDRAMセルにまで及ぶことに留意されたい。
図４−Ａ乃至図４−Ｊは、本発明の別実施例による、製造の種々のステージの際におけるDRAMセル４０の断面図である。一般に、DRAMセル４０は、2つの付加的なポリシリコン層を用いて形成されるクラウン及びプレート構成を有するコンデンサ構造を含んでいる。これらの付加的なポリシリコン層はＮ＋及びＰ＋の浅い接合部を形成する前に、且つサリサイドを形成する前に形成される。2つの付加的なポリシリコン層を用いることによって、より小さなコンデンサ構造が可能になり、それゆえに、より小さなDRAMセルが可能になる。
図４−Ａに図示されるように、n−型ウェル領域４２が、p−型単結晶シリコン基板内に形成される。説明されている例では、基板４１は、＜1,0,0＞の結晶方向及び約1ｘ1016／cm3のドーパント濃度を有する。イオン注入等の従来式の処理ステップによって形成されるn−ウェル３０１１は、約1ｘ1017／cm3のドーパント濃度を有している。本発明の別の実施例では、別の結晶方向及び濃度を用いることが可能である。更に、同様の結果が得られる別の実施例において、種々の領域の導電型が逆にされてもよい。
説明されている実施例では、フィールド酸化膜４５は、浅い溝分離法（STI）の技法を用いて形成される。STI技法では、溝がシリコン基板４１にエッチングされ、次にこれらの溝が酸化ケイ素で充填される。できあがった構造の上面は、次に、フィールド酸化物４５の上面が、n−ウェル４２の上面と概ね同一平面上にあるように、化学機械研磨（CMP）によって平坦化される。
次に、ゲート酸化膜４６が、生成された構造の上面上に熱的に成長される。説明されている実施例では、ゲート酸化膜４６は、約1.5乃至6.0nmの範囲の厚さを有するシリコン酸化膜である。しかしながら、この厚さは用いられる処理に応じて変化され得る。
多結晶シリコンの層が、できあがった構造の上に成膜される。次に、このポリシリコン層は、ポリシリコン・ゲート電極４７を形成するようにパターン化される。次に、p−注入マスク（図示せず）が形成され、約1ｘ1014／cm2の投入量及び約15KeVの注入エネルギーで二フッ化ホウ素が注入される。このホウ素注入が、ポリシリコン・ゲート電極４７の端部と自己整合（セルフ・アライン）されることに留意されたい。
図４−Ｂで図示されるように、次に、できあがった構造の上に窒化ケイ素４８が成膜される。説明されている実施例では、従来式の処理技法を用いて約150nmの厚さに成膜される。特定の実施例では、応力を軽減するように、窒化ケイ素層４８の下に酸化膜の薄い層（〜20nm）が提供される。次に、窒化ケイ素層４９の上に酸化ケイ素の厚い層４９が成膜される。説明されている実施例では、酸化ケイ素層４９は、約1200nmの厚さを有しており、且つ従来式の処理技法を用いて形成されている。
孔６０が、酸化ケイ素層４９、窒化ケイ素層４８、及びゲート酸化膜４６を通して形成される。説明されている実施例では、孔６０は約250nmの直径を備えた円筒形状を有している。別の実施例では、孔６０は別の形状及び大きさを有していてよい。孔６０は、p−型ソース領域４４の一部を露出するように配置される。
孔６０は、酸化ケイ素層４９の上にフォトレジスト・マスク（図示せず）を形成し、孔６０の配置及び形状を規定するフォトレジスト・マスク内の孔を通してエッチングすることによって生成される。
このフォトレジスト・マスクが剥離されて、できあがった構造の上に導電性ドープ・ポリシリコン層５０が形成される。説明されている実施例では、ポリシリコン層５０は、ポリシリコンの層を約50nmの厚さに成膜することによって形成される。次に、ポリシリコン層５０は、二フッ化ホウ素（BF2）等のp−型不純物をポリシリコン内にイオン注入することによって、導電性ドープがなされる。代替的に、成膜の際に、ポリシリコン層５０が現場でドープされてもよい。図示されているように、ポリシリコン層５０は、孔６０の中に延在してp−型ソース領域４４と接触する。
図４−Ｃに図示されるように、できあがった構造の上面が平坦化される。説明された実施例では、この平坦化ステップを実行するのに、従来式の化学機械研磨（CMP）処理が用いられている。概して、平坦化ステップによって、孔６０内に成膜されていないポリシリコン層５０部分が、酸化ケイ素層４９の上側部分と共に除去される。平坦化ステップの実行後、ポリシリコン・クラウン５１が孔６０内に残存する。ポリシリコン・クラウン５１は、p−型ソース領域４４（及びフィールド酸化膜４５）と接触する概ね平面ベース領域５１Ａを含む。ポリシリコン・クラウン５１は、更に、ベース領域５１Ａから鉛直方向上側に延在する鉛直方向な壁５１Ｂを含んでいる。
図４−Ｄに図示されるように、次に、窒化ケイ素よりもより高速に酸化ケイ素を除去を行うエッチング剤を用いて酸化膜層４９が除去される。このエッチング・ステップは、窒化ケイ素層４８を著しく除去することなしに、エッチング剤によって酸化ケイ素層４９が除去されるように、時限式になっている。説明されている実施例では、このエッチング剤は、緩衝性若しくは非緩衝性（buffered or unbuffered）のフッ化水素酸である。酸化ケイ素膜４９の除去後、窒化ケイ素層４８以上に隆起している鉛直方向の壁５１Ｂを備えたポリシリコン・クラウンが残存する。説明されている実施例では、ポリシリコン・クラウン５１の壁５１Ｂは、窒化ケイ素層４８の上方に約800nm延在する。
図４−Ｅに図示されるように、酸化膜−窒化膜−酸化膜（ONO）構造５２が、ポリシリコン・クラウン５１の上に形成される。このONO構造５２は、第1酸化ケイ素層、窒化ケイ素層、そして次に第2酸化ケイ素層を成膜することによって形成される。説明されている実施例では、第1酸化ケイ素層は約2nmの厚さを有しており、窒化ケイ素層は約7nmの厚さを有しており、更に、第2酸化ケイ素層は約2nmの厚さを有している。これらの層は、公知の処理技法を用いて成膜される。ONO構造５２の種々の層を形成するためには、非常に高い熱のサイクルが必要である。例えば、ONO構造５２を形成するために、20乃至60分の間、850乃至950°Cの範囲にある熱サイクル全体が必要である。当業者が理解されるように、熱サイクルは温度及び時間の両方の関数である。
図４−Fで図示されるように、ポリシリコン５３の導電性ドープ層がONO構造５２の上に形成される。説明されている実施例では、ポリシリコン層５３が、約150nmの厚さに成膜される。次に、ポリシリコン層５３は、ホウ素等のp−型不純物をポリシリコン中にイオン注入することによって、導電性ドープがなされる。代替的に、成膜の際に、ポリシリコン層５３が現場でドープされてもよい。
次に、図４−Gを参照すると、図示されているように、ポリシリコン層５３の上にフォトレジスト・マスク５４が形成される。フォトレジスト・マスク５４は、ポリシリコン・クラウン５１、及び直近の隣接領域の上に配置される。図４−Hに図示されるように、一連のエッチングは、ポリシリコン層５３及びONO層５２の露出部分を除去するために実行される。ポリシリコン層５３の残りの部分により、ポリシリコン・プレート構造５７が形成される。
次に、フォトレジスト・マスク５４が除去され、ポリシリコン層５１及び５３をアニールするために、熱サイクルが実行される。通常、このステップの際に、熱サイクルは、30乃至90秒の間、950乃至1050°Cの非常に高温の高速熱アニーリング（RTA）を用いる。P＋及びN＋の浅い接合部の形成の前に、且つサリサイド構造の形成の前に、これらの高い熱サイクルを実行することによって、これらの高い熱サイクルが後に実行される処理に影響を及ぼさないで済むという点で効果的である。
図４−Iに図示されるように、従来式の処理技法を用いて、窒化ケイ素層４８上で異方性エッチングが実行される。異方性エッチングの終了後、窒化ケイ素領域４８Ａ乃至４８Ｃが残存する。窒化ケイ素領域４８Ａによって、ポリシリコン・ゲート４７の一端部で側壁スペーサが形成される。窒化ケイ素領域４８Ｂによって、ポリシリコン・ゲート４７の反対の端部で側壁スペーサが形成される。窒化ケイ素領域４８Ｂは、ポリシリコン・クラウン５１、ONO構造５２、及びポリシリコン・プレート５３によって形成されるコンデンサ構造にまで延在する。窒化ケイ素領域４８Ｃは、図４−Iの面の外側の窒化ケイ素領域４８Ｂと結合し、それにより、ポリシリコン・クラウン５１を側面から取囲んでいる。
窒化ケイ素領域４８Ａ乃至４８Ｃの形成後、p＋フォトレジスト・マスク（図示せず）が形成され、それにより、チップ上の所望の位置にｐ＋領域が規定される。次に、p＋型イオン注入が実行され、それにより、（基板上における所望の他のp＋領域と共に）p＋ドレイン領域５５が形成される。p＋ドレイン領域５５が側壁スペーサ４８Ａの端部と位置合わせがなされていることに留意されたい。説明されている実施例では、このp＋イオン注入は、5ｘ1015／cm2の注入量及び15KeV未満のエネルギーで実行される。短時間アニーリング熱サイクルは、通常10乃至15秒間、850乃至950°CでのRTAを用いて実行される。
図４−Jを参照すると、チタン若しくはコバルト等の耐熱金属の層ができあがった構造の上にブランケット状成膜（blanket deposit）されている。説明されている実施例では、チタンが約30nmの厚さで成膜される。次に、チタンがシリコンと接触する場所で、チタン・シリサイドが形成されるようにアニーリング・ステップが実行される。詳述すると、チタンがP＋領域５５の上で反応して、それによりチタン・シリサイド領域５６Ａが形成される。同様にして、このチタンはポリシリコン・ゲート４７の上でも反応して、それによりチタン・シリサイド領域５６Ｂが形成される。最後に、このチタンは、ポリシリコン・プレート５３の上で反応して、それによりチタン・シリサイド領域５６Ｃが形成される。更に、このアニーリングによって、Ｐ＋領域５５内のＰ＋イオンの活性化も行われる。説明されている実施例では、通常、この熱サイクルは10乃至30秒間、850乃至950°Cで、RTAを用いて実行される。コンデンサ構造の形成の際に実行される熱サイクル（即ち、20乃至60分間の850乃至950°C；30乃至90秒間の950乃至1050°C）は、浅いドレイン領域５５及び金属サリサイド領域５６Ａ乃至５６Ｃの形成の際に実行される熱サイクル（即ち、10乃至15秒間の850乃至950°C；10乃至30秒間の850乃至950°C）よりも大きいことに留意されたい。本発明の一実施例によると、浅いドレイン領域５５及び金属サリサイド領域５６Ａ乃至５６Ｃを形成する際に実行される熱サイクルは、コンデンサ構造の形成の際に実行される熱サイクルと同等若しくは小さくなっている。
次に、エッチングが実行されて、それによりチタン層の未反応部分（例えば、チタン層において、窒化ケイ素領域４８Ａ乃至４８Ｂ及びフィールド酸化膜４５の上に配置された部分）が全て除去される。
できあがったDRAMセル４０が図４−Ｊに図示されている。DRAMセル４０のアクセス・トランジスタは、ドレイン領域４３及び５５、ソース領域４４、サリサイド領域５６Ａ乃至５６Ｂ、窒化膜スペーサ４８Ａ乃至４８Ｂ、ポリシリコン・ゲート電極４７、並びにn−ウェル４２によって形成される。DRAMセル４０のコンデンサ構造は、ポリシリコン・クラウン５１、ONO構造５２、ポリシリコン・プレート５７、及びサリサイド領域５６Ｃによって形成される。ポリシリコン・プレート５７が、ベース領域５１Ａ上及び、壁５１Ｂの内面及び外面の両方の上に延在しているので、このコンデンサ構造は、ポリシリコン・クラウン５１及びポリシリコン・プレート５７の間に非常に大きな面領域を有する。この非常に大きな面領域は、コンデンサ構造に対して非常に大きな電気容量を生じる。更に、コンデンサ構造が鉛直方向に形成されるので、このコンデンサによって費やされるレイアウト領域は非常に小さい。
従来的な論理プロセスでは、良質なN＋及びP＋の浅い接合部及びサリサイドを形成するための能力は、N＋及びP+の注入及びサリサイドの成膜の後に、最小の熱サイクルを有することに基づいている。N＋及びP＋の注入及びサリサイド形成の前に、通常、高い熱サイクルを用いるコンデンサ構造の形成を行うことによって、コンデンサ構造の形成によって導入される付加的な熱サイクルが、コンデンサ構造の後に製造されるトランジスタの特性に及ぼす影響が最小になる。
DRAMセル４０は、DRAMセル３００（図３−Ａ乃至図３−Ｄ）と概ね同様の方法でバイアスされる。即ち、サリサイド領域５６Ａがビット・ライン３０５に接続され、サリサイド領域５６Ｂがワード・ライン３０３に接続され、更にn−ウェル４２がVppl電圧供給端子に接続される。コンデンサ構造の電気容量を最大化するように、サリサイド領域５６Ｃは、VddとVssの間の任意の電圧に接続され得る。n−ウェル４２への接続が、図４−Ｊの図面の外側に形成されることに留意されたい。
図４−Ｋ乃至図４−Ｖは、本発明の別実施例による、製造の種々のステージの際における、DRAMセル４００の断面図である。一般的に、DRAMセル４００は、従来式の論理プロセスより2つ多いポリシリコン層を用いて形成されるコンデンサ構造を含んでいる。これらの付加的なポリシリコン層は、アクセス・トランジスタのポリシリコン・ゲート電極の形成の前に形成される。
図４−Kで図示されるように、n−型ウェル領域４２及びフィールド酸化膜４５は、p−型単結晶シリコン基板４１内に形成される。これらの要素は、図４−Ａと関連して上記で詳述されている。説明されている実施例では、フィールド酸化膜４５は、約200乃至450nmの範囲の深さを有している。薄い酸化膜層４０１は、できあがった構造の上面の上に熱的に成長される。説明されている実施例では、薄い酸化膜層４０１は、約5乃至10nmの範囲の厚さを有する酸化ケイ素である。しかしながら、この厚さは、用いられる処理に応じて変更されてよい。窒化ケイ素４０２の層が、薄い酸化膜層４０１の上に成膜される。説明されている例では、窒化ケイ素層４０２は、約50乃至300nmの範囲の厚さを有している。次に、できあがった構造の上にフォトレジスト層４０３が成膜される。フォトレジスト層４０３は、露出及び現像され、それにより、孔４０４が生成される。以下で詳述されるように、孔４０４によって、DRAMセルの埋込接触領域及びクラウン電極を含む凹型蓄積領域が規定される。
図４−Ｌで図示されるように、窒化ケイ素層４０２及び薄い酸化膜層４０１が孔４０４を通してエッチングされ、それにより、これらの層４０１乃至４０２の露出部分が除去される。更に、このエッチングによって、フィールド酸化膜の露出部分も除去され、それにより、フィールド酸化膜４５内にキャビティ４０５が生成される。エッチングの最後には、フィールド酸化膜４５は、キャビティ４０５の下に約50乃至200nmの範囲にある厚さT1を有する。エッチング剤はシリコンに対して非常に選択的であり、エッチングの際に、n−型ウェル４２はほとんど除去されない。一実施例では、このエッチングは時限式のエッチングである。
図４−Mで図示されるように、フォトレジスト層４０３が剥離され、できあがった層の上に約20乃至40nmの範囲の厚さを有する多結晶シリコンの層４０６が成膜される。ポリシリコン層４０６は、キャビティ４０５の中に延在し、n−型シリコン領域４２の露出部分と接触する。
図４−Nで図示されるように、窒化ケイ素層４０２の上に配置されたポリシリコン層４０６部分を除去するように、化学機械研磨（CMP）の研磨ステップが実行される。結果として、凹型クラウン電極４０６Ａが形成される。クラウン電極４０６Ａは、キャビティ４０５の底部に沿って配置された下部ベース部分４０６Ｌ、キャビティの側壁に沿って延在する側壁４０６Ｓ、及びシリコン基板４２の上面上を延在する上部ベース部分４０６Ｕを有する。ポリシリコン層４０６は、CMPプロセスの実行前若しくは実行後のいずれかに、ドープ及びアニーリングがなされてよい。一実施例では、ポリシリコン層４０６は、ホウ素等のp−型不純物をポリシリコンの中に注入することによってドープがなされる。その後に、ポリシリコン層４０６は、20乃至60秒の時間、950乃至1050°Cの温度で急速熱アニール（RTA）される。このアニーリング・ステップの際に、ドープ・ポリシリコン層４０６の外方拡散が生じ、それにより、クラウン電極４０６Ａに直に隣接して、n−ウェル４２内にp−型接触領域４０７が形成される。
図４０で図示されるように、窒化ケイ素層４０２の残りの部分が剥離され、できあがった構造の上にコンデンサ誘電体層４０８が成膜される。説明されている実施例では、コンデンサ誘電体層４０８は、約5乃至8nmの範囲にある厚さを有する窒化膜層である。成膜がなされた後、誘電体層４０８は、20乃至60分間、800乃至900°Cの範囲にある全熱サイクルで酸化及びアニールがなされる。第2導電性ドープ・ポリシリコン層４０９が、誘電体層４０８の上に成膜される。説明されている実施例では、ポリシリコン層４０９は、約30乃至50nmの範囲にある厚さを有している。
図４−Ｐで図示されるように、フォトレジスト層が成膜、露出、及び現像され、それにより、フォトレジスト・マスク４１０が形成される。上側ポリシリコン層４０９及び誘電体層４０８が、このマスクを通してエッチングされ、それによりプレート電極４０９Ａ及びコンデンサ誘電体４０８Ａが形成される。
図４−Ｑで図示されるように、フォトレジスト・マスク４１０が剥離され、その後に薄い酸化膜層４０１が除去される。この時点で、標準的な論理プロセス・ステップが再開される。即ち、露出シリコン面を熱的に酸化することによって、ゲート誘電体層４１１が成長される。誘電体層４１１が、クラウン電極４０６Ａ及びプレート電極４０９Ａの露出面の上に延在することに留意されたい。次に、約100乃至250nmの範囲の厚さを有する導電性ドープ・ポリシリコン・ゲート電極４１２が、ゲート誘電体層４１１の上に形成される。次に、p−型イオン注入ステップが実行され、それにより、低密度ドープされたドレイン領域及びソース領域４１３及び４１４が各々形成される。
図４−Ｒで図示されるように、従来式の論理プロセス・ステップを用いて側壁スペーサ４１５及び４１６が形成される。側壁スペーサ４１５乃至４１６の形成の際に、ゲート電極４１２及びスペーサ４１５乃至４１６によって保護されていない場所にあるゲート誘電体層４１１が除去される。p＋型イオン注入が実行され、それにより高密度ドープのドレイン領域及びソース領域４１７及び４１８が各々形成される。低密度ドープ・ソース領域４１４及び高密度ドープ・ソース領域４１８が、埋込式接触層４０７と連続していることに留意されたい。結果として、アクセス・トランジスタのソースは、クラウン電極４０６Ａと電気的に接続される。
一代替実施例では、p＋型領域４１８が形成されないように、p＋型イオン注入の際に、p−型領域４１４がブロッキングされる。この実施例では、できあがった構造の接合部降伏電圧が向上される。P＋及びN＋の注入が別個に実行されるので、標準的なCMOSプロセスにおいて種々のフォトレジスト・マスクを用いることで、p−型領域４１４をブロックするための付加的なマスキング・ステップが不要となる。
次に、誘電体層４１９（例えば、酸化ケイ素）ができあがった構造の上に成膜される。
図４−Ｓで図示されているように、誘電体層４１９の上にサリサイド・ブロッキング・フォトレジスト・マスク４２０が形成される。p＋型ドレイン領域４１７及びゲート電極４１２の部分を露出するのにマスク４２０がパターン化される。次に、誘電体層４１９がエッチングされ、それにより、マスク４２０によって露出された誘電体層４１９の部分が除去される。詳述すると、p＋ドレイン領域４１７及びポリシリコン・ゲート４１２の左側部分が露出される。サリサイド・ブロッキング・マスク４２０は、標準的な論理プロセスにおいて、I／Oバッファ及び抵抗器のように、サリサイドが望まれないブロック・アウト領域で通常、用いられる。従って、マスク４２０は、標準的な論理プロセスに関して付加的なマスクでない。
図４−Ｔで図示されるように、マスク４２０が剥離され、できあがった構造の上に耐熱金属層４２１が成膜される。その後、アニールが実行され、それにより、耐熱金属層４２１は下にあるシリコン領域と反応を生じ、金属シリサイド領域が形成される。図４−Ｔでは、耐熱金属層４２１の下にあるシリコン領域は、p＋ドレイン領域４１７及びポリシリコン・ゲート電極４１２の左側部分だけである。
図４−Uで図示されるように、金属シリサイド領域４２２及び４２３が、p＋ドレイン領域４１７及びポリシリコン・ゲート電極４１２の左側部分の上に形成される。次に、図４−Ｖで図示されるように、耐熱金属層４２１の未反応部分が除去される。金属シリサイド領域４２３が、少なくとも部分的にゲート電極４１２の上に形成されることに留意されたい。好適には、リーク電流が最小化される必要のある領域（即ち、ソース領域４１８、クラウン電極４０６Ａ、及びプレート電極４０９Ａ）からは、シリサイドの形成がブロックされる。誘電体層４１９によって、クラウン電極４０６Ａ若しくはプレート電極４０９Ａの上へのシリサイドの形成が防止されることに留意されたい。
大きな三次元的な面領域と、それによる、より小さい物理的寸法でより大きな電気容量とを備えているコンデンサを形成するのに、2つの付加的なマスク４０３及び４１０と、2つの付加的なポリシリコン層４０６及び４０９とが用いられる。コンデンサの形成に関連付けられた温度サイクルは、その後のN＋及びP＋の浅い接合部及びサリサイドの形成に影響を及ぼさない。更に、コンデンサの内部ノードが、好適には、減少リーク電流に対して、保護されており、且つサリサイドがほとんど形成されない。
図４−Wには、本発明の一実施例による、メモリ・セル４００のレイアウトが図示されている。アクセス・トランジスタ及びビット・ラインの間の接続を提供する接触器が、図４−W中に、×印を含むボックスとして図示されている。即ち、接触器４３０によって、DRAMセル４００のドレイン領域４１７のビット・ライン３０５（図示せず、図３−Ａ参照）への接続が提供される。更に、接触器４３０は、DRAMセル４００の左側に配置されている対称的なDRAMセルのドレイン領域への接続も提供する。この方法によって、1つの接触器が、アレイ内で2つのDRAMセルへの接続を提供する。
ビット・ライン３０５は、ビット・ライン３０５が接触器４３０及び４３１に共に接続されるように、図４−Ｗの水平軸に沿って延在する。別のビット・ラインは、同様の方法でDRAMセルの別の列に接続される。
DRAMセル・アレイは、隣接行内にある所定の隣接DRAMセルが同一のプレート電極を共有するように構成される。例えば、図４−Ｗにおいて、DRAMセル４００が、5つの別のDRAMセルと同一プレート電極を共有している。図４−Ｗにおいて、プレート電極４０９Ａが、ワード・ライン（例えば、ゲート４１２）と平行に、鉛直軸に沿って延在している。隣接セルのコンデンサは、フィールド酸化膜（FOX）領域４５を通して、例えば、設計規則により可能な最小間隔で、電気的に絶縁されている。プレート電極４０９Ａは、コンデンサの最大ターン・オンを可能にするように、Vbblレベルでバイアスされる。
図４−Ｘは、本発明の別実施例による、メモリ・セル４００のレイアウトを図示している。図４−Ｘのこのレイアウトは、図４−Ｗのレイアウトと類似している。しかしながら、図４−Ｘにおけるプレート電極４０９Ａ´は、クラウン電極４０６Ａとアクセス・トランジスタのソース４１８との間の良質な電気的接続を可能にする一連のノッチを含んでいる。
別実施例では、メモリ・セルのプレート・電極及びゲート電極の両方を生成するのに単一のポリシリコン層を用いることが可能である。そのような一実施例が、図４−Ｙ乃至図４−Ｚに図示されている。
図４−Ｙに図示されているように、フォトレジスト・マスク４３０が、（プレート電極が成膜される前に）誘電体層４０８の上に形成される。フォトレジスト・マスク４３０によって、クラウン電極４０６Ａが覆われる。次に、エッチングが行われ、誘電体層４０８及び薄い酸化膜層４０１の露出部分が除去される。このエッチングの終了時に、アクセス・トランジスタが形成されるn−型領域４２部分が露出される。次に、マスク４３０が剥離される。
図４−Ｚで図示されるように、次に、ゲート誘電体層４３１が熱酸化によって形成される。この熱酸化は、窒化ケイ素で形成されるコンデンサ誘電体層４０８にほとんど影響を及ぼさない。その後に、できあがった構造の上にポリシリコン層４３２が成膜される。
図４−ＡＡで図示されるように、ゲート電極４３２Ａ及びコンデンサ・プレート電極４３２Ｂを形成するべく、ポリシリコン層４３２がパターン化及びエッチングされる。次に、図４−Ｑ乃至図４−Ｖに従って、処理が続けられる。この実施例の利点は、従来式の論理プロセスの上に付加的なマスキング・ステップを1つだけ備えた単純化されたプロセスであることである。その代償は、両方が同一のポリシリコン層からパターン化されることによって、プレート電極及びゲート電極（ワード・ライン）の間の間隔が若干大きくなってしまうことである。
図５は、本発明の一実施例による、ワード・ライン３０３（図３−Ａ）、ワード・ライン４７（図４−Ｊ）、ワード・ライン４１２（図４−Ｖ）若しくはワード・ライン４３２Ａ（図４−ＡＡ）を駆動するのに用いられるワード・ライン・ドライバ５００の模式図である。説明されている実施例では、ワード・ライン・ドライバ５００によって供給される出力電圧が、ワード・ライン３０３（図３−Ａ）に供給される。ワード・ライン・ドライバ５００は、p−チャネル・トランジスタ５０１乃至５０２及びn−チャネル・トランジスタ５０３乃至５０５で構成される。ワード・ライン３０３を非アクティブにするように、トランジスタ５０１がターン・オンされて、それにより、ワード・ライン３０３が正のブースト・ワード・ライン電圧VCCBに引上げられる。このVCCBワールド・ライン電圧は、アクセス・トランジスタ３０１をターン・オフするのに十分高い値である。ワード・ライン３０３をアクティブにするように、プル・ダウン・トランジスタ５０３がターン・オフされて、それにより、ワード・ライン３０３がVSSB電圧に引下げられる。VSSBワード・ライン電圧の生成は、以下でより詳述される。
ワード・ライン・プル・アップ・トランジスタ５０１のゲート及びワード・ライン・プル・ダウン・トランジスタ５０３のゲートは、p−チャネル・トランジスタ５０２によって形成されたパス・ゲートに共通に接続される。トランジスタ５０２は、ターン・オンされると、行アドレス・デコーダ５１０によって提供される出力信号Xiを受信するべくトランジスタ５０１及び５０２を接続する。トランジスタ５０２のゲートは、行アドレス・デコーダ５１０からの別の出力信号Xj#を受信するべく接続される。ワード・ライン３０３に接続されたメモリ・セルが、アクセスに対して選択されると、行アドレス・デコーダ５１０は最初にXi信号を高位に駆動し、次にXj#信号を低位に駆動する。Xj#信号の低位状態によって、プル・アップ・トランジスタ及びプル・ダウン・トランジスタ５０１及び５０３にロジック・ハイXi信号を提供するパス・トラジスタ５０２がターン・オンされる。これらの条件下で、プル・ダウン・トランジスタ５０３がターン・オンされ、それにより、ワード・ライン３０３がVSSBワード・ライン電圧を受信するように接続される。
以下でより詳述されるように、行アドレス・デコーダ５１０によって、ワード・ライン３０３及び複数の他のワード・ラインを含む、ワード・ラインの第1サブ・セットが制御される。ワード・ライン３０３が、アクセスに対して選択されない（が、ワード・ラインの第1サブ・セット中の別のワード・ラインがアクセスに対して選択される）場合、行アドレス・デコーダ５１０は、Xi及びXj＃の両信号に対してロジック・ロー値を提供する。これらの条件下で、プル・アップ・トランジスタ及びプル・ダウン・トランジスタ５０１及び５０３のゲートは、n−チャネル・トランジスタ５０４によってロジック・ハイ状態に保持される。ワード・ライン３０３がアクセスされていないときにロジック・ハイ値に保持される、トランジスタ５０４のゲートがワード・ライン３０３に接続されることに留意されたい。結果として、トランジスタ５０４は、ワード・ライン３０３がアクセスされていないときにターン・オンされ、それにより、トランジスタ５０１及び５０３のゲートがVSS供給電圧に接続される。このVSS供給電圧によって、プル・アップ・トランジスタ５０１がターン・オンされ、且つプル・ダウン・トランジスタ５０３がターン・オフされ、それにより、ワード・ライン３０３上でロジック・ハイ電圧（即ち、VCCB）が保持される。
データ保持状態の際（即ち、ワード・ラインの第1サブ・セット内でアクセスされているワード・ラインが1つもない場合）、行アドレス・デコーダ５１０は、Xj＃信号を高位に駆動し、それにより、n−チャネル・トランジスタ５０５がターン・オンされる。ターン・オンされたトラジスタ５０５は、プル・アップ・トランジスタ及びプル・ダウン・トラジスタ５０１及び５０３のゲートをVSS供給電圧に接続する。結果として、プル・アップ・トランジスタ５０１がターン・オンされ、且つプル・ダウン・トランジスタ５０３がターン・オフされる。この時点で、トランジスタ５０１によってワード・ライン３０３がVCCB電圧を受けるように接続され、それにより、メモリ・セル３００のアクセス・トランジスタ３０１（若しくは、メモリ・セル４０若しくは４００のアクセス・トランジスタ）がターン・オフされる。
ワード・ライン３０３のターン・オンを迅速化するように、プル・ダウン・トランジスタ５０３は、n−チャネル・トランジスタであるように選択される。しかしながら、本実施例では、形成された全n−チャネル・トランジスタの大部分は、VSS供給電圧を受けるように接続される。（VSS供給電圧を受けるように接続されたp−型基板３０６が図示されている図３−Ｂ参照。）結果として、VSSB制御電圧の最小値は、VSS供給電圧を下回る1つのダイオード電圧降下（即ち、接地の下の1ダイオード電圧降下）に制限される。更に、メモリ・セルの各行は、関連付けられたワード・ライン・ドライバを有している。組込メモリ内には、通常、多数の（例えば、100より多い）メモリ・セルの行が存在する。ワード・ライン・ドライバが多数存在する結果、（プル・ダウン・トランジスタ５０３等の）n−チャネル・プル・ダウン・トランジスタのソース及び基板の間での逆方向接合部リークが非常に大きくなる可能性がある。この逆方向接合部リークは、VSSB制御電圧の負の度合いが増すにつれて、指数関数的に増大する。逆方向接合部リークを制限するように、これらのワード・ライン・ドライバは、各々の集団が共通のVSSB接続回路７００に接続される32の集団に分割される。結果として、標準的なDRAMプロセスでは、バンク当たり128乃至512行であるのに比較して、この組込メモリは32行から成る複数の小バンクに分割される。従来式の論理プロセスを用いて製造されたDRAMセルが、標準的なDRAMプロセスにおけるセル・コンデンサ（例えば、20乃至40フェムト・ファラッド）よりも、必然的に非常に小さなセル・コンデンサ（例えば、3乃至10フェムト・ファラッド）を有し、それにより、セルの大きさを小さく維持できるので、これは有効である。より小さなバンク・サイズによって、メモリ・セルのセンシング動作の際における渦電流及び雑音が比例的に減少される。一実施例では、各バンクが64以下の行を含んでいる。別の実施例では、各バンクが32以下の行を含んでいる。これらの実施例が、1以上の付加的な冗長行を含み得ることに留意されたい。
図６は、第1の複数のワード・ライン・ドライバ５００、第2の複数のVSSB結合回路７００、VCCB電圧ジェネレータ８００、及びVBBS電圧ジェネレータ９００を含むワード・ライン・ドライバ・システム６００が図示されているブロック図である。各VSSB結合回路７００は、対応する32ワード・ライン・ドライバ５００の集団に結合されている。以下で詳述されるように、集団の中のワード・ラインのうちの1つがターン・オンされると、VBBS電圧ジェネレータ９００が対応する32ワード・ライン・ドライバに結合されるように、対応するVSSB結合回路７００が制御される。結果として、VSSB結合回路は、VBBS電圧ジェネレータによる負のブースト電圧VBBSをVSSB電圧としてルーティングする。以下で詳述されるように、VBBS電圧ジェネレータ９００は、VSS供給電圧を1閾値電圧（Vtp）下回る値よりも低い値を有するVBBS電圧を生成する。それゆえに、このVBBS電圧は、VSS供給から1ダイオード電圧降下を差引いた値よりも大きい。一グループ中のワード・ラインが1つもターン・オンされない場合、VSS電圧源が対応する32ワード・ライン・ドライバの集団に結合されるように、対応するVSSB結合回路７００が制御される。即ち、VSSB結合回路７００は、VSS供給電圧をVSSB電圧としてルーティングする。
ワード・ライン・ドライバ５００の一サブセットだけが、任意の所定時間において、VBBS電圧を受けるように結合されるので、逆方向接合部リークがかなり減少される。更に、VBBS電圧がVSS供給電圧を1閾値電圧下回る値よりも小さく制限することによって、逆方向接合部リークが更に減少される。
図７は、本発明の一実施例によるVSSB結合回路７００の模式図である。VSSB結合回路７００は、p−チャネル・トランジスタ７０１乃至７０３、n−チャネル・トランジスタ７０４、及びインバータ７１１乃至７１４を含む。p−チャネル・トランジスタ７０１は、VSSBとVBBS電圧供給ラインとの間に接続される。トランジスタ７０１のゲートは、ノードＮ２に結合される。トランジスタ７０２は、ノードＮ２とVBBS電圧供給ラインとの間に接続される。p−チャネル・トランジスタ７０３はコンデンサとして接続されており、そのソース及びドレインが共通してノードＮ１に接続され、且つそのゲートがノードＮ２に接続される。n−チャネル・トランジスタ７０４は、VSSB電圧供給ラインとVSS電圧供給端子との間に接続される。トランジスタ７０４のゲートは、ノードＮ１に接続される。インバータ７１１乃至７１４は直列に接続されており、インバータ７１１が行アドレス・デコーダ５１０からXj#信号を受信し、インバータ７１４がノードＮ１に遅延されたXj#信号を提供する。
図８は、VSSB結合回路７００が作動する際に生成される種々の信号が図示されている波形図である。
ワード・ライン３０３がアクティブにされる前に、Xi信号がロー、且つXj＃信号がハイになっている。これらの条件下で、インバータ７１１乃至７１４のチェーンによってノードＮ１にロジック・ハイ信号が提供され、それによりn−チャネル・トランジスタ７０４がターン・オンされる。結果として、VSSB供給ラインがVSS供給電圧（0ボルト）で保持される。更に、ワード・ライン３０３がアクティブにされる前に、トランジスタ７０２の閾値下リークによって、ノードＮ２がVBBSを1閾値電圧降下（Vt）超過する値未満に引かれ、それにより、トランジスタ７０１のターン・オンが防止される。
図５と関連して上述されたように、ワード・ライン３０３がアクティブにするように、Xi信号がハイに駆動され、次にXj#信号がローに駆動される。これらの条件下で、ワード・ライン・ドライバ５００のプル・ダウン・トランジスタ５０３（図５参照）がターン・オンされ、それによりワード・ライン３０３がVSSB供給ラインに結合される。トランジスタ５０３がターン・オンされた直後には、Xj#のロー状態がインバータ７１１乃至７１４のチェーンを通って伝わっており、ノードＮ１には到達していない。この時間の間、n−チャネル・トランジスタ７０４はオン状態のままであり、VSSB供給ラインがVSS供給電圧を受けるように結合されている。更に、この時間の間、ノードＮ１のハイ状態によって、コンデンサの結合されたトランジスタ７０３のソース及びドレインがハイ状態に引かれる。トランジスタ７０２は、そのゲート及びドレインがVBBS供給ラインに接続されたMOSダイオードとして接続される。それゆえに、トランジスタ７０２によって、ノードＮ２での電圧は、VBBS電圧を1閾値電圧（Vt）だけしか超過しない値、若しくはVSS供給電圧に概ね等しい電位に制限される。従って、コンデンサ７０３は、Vdd供給電圧に概ね等しい電圧に最初に荷電される（即ち、トランジスタ７０３に渡る電圧は、Vddに概ね等しくなっている）。
Xj#信号のロー状態がノードＮ１に到達すると、トランジスタ７０４がターン・オフされ、それによりVSSB電圧供給ラインがVSS電圧供給端子から切離される。更に、ノードＮ１での低電圧によって、コンデンサ７０３によるノードＮ２の−Vddに等しい電圧への引下げが生じる。ノードＮ２でのこの−Vdd電圧は、p−チャネル・トランジスタ７０１をターン・オンし、それによりVSSB電圧供給ラインがVBBS電圧供給ラインに結合される。この時点で、32ワード・ライン・ドライバのみがVBBS電圧供給ライン（及び、それゆえに、VBBS電圧ジェネレータ９００）に結合されることに留意されたい。非常に少数のワード・ライン・ドライバがVBBS供給ラインに接続されるので、生じる結合部リークが非常に小さくなる。
このオン・チップVBBS電圧ジェネレータ９００は、接合部リークに関わらず、VBBSがVSS供給電圧の下、概ね−0.3ボルトに保持されるように設計されている。ワード・ライン３０３がアクティブにされている間、このワード・ライン３０３は、VSS供給電圧を受けるように最初に結合される。ワード・ライン３０３の電圧がVdd供給電圧より下に降下すると、ワード・ライン３０３は、負のブースト電圧VBBSを受けるように結合される。これによって、ワード・ライン・プル・ダウン・トランジスタ５０３のソース−ドレイン間電圧がVCCBからVBBSを差引いた値よりも小さくなるように制限され、それにより、トランジスタ５０３が高電圧のストレスに曝されることが防止される。
ワード・ライン３０３を非アクティブにするように、Xj#信号が、行アドレス・デコーダ５１０によってハイ状態に駆動される。それに応じて、ワード・ライン・ドライバ５００内のプル・アップ・トラジスタ５０１がターン・オンされ、それにより、ワード・ライン３０３がVCCB電圧に引上げられる。VSSB結合回路７００において、Xj#信号のハイ状態がインバータ７１１乃至７１４によって形成される遅延チェーンを通して伝達され、それにより、トランジスタ７０４をターン・オンするノードＮ１での高電圧が提供される。更に、ノードＮ１での高電圧によって、ノードＮ２が約VSSの電圧に結合され、それにより、トランジスタ７０１がターン・オフされる。これらの条件下で、VSSB電圧供給ラインがVSS電圧供給端子に結合される。
（基準電圧生成）
本発明の一実施例に従って、オン・チップ・チャージ・ポンプ回路によりVCCB及びVSSB電圧が生成される。図９−Ａは、本発明の一実施例による、VCCB及びVSSBブースト電圧ジェネレータ８００及び９００の概略的な構成を示しているブロック図である。VCCB及びVSSBブースト電圧ジェネレータは、リング発振器８０１と、チャージ・ポンプ８０２と、発振器８０１の動作を制御し、即ちチャージ・ポンプ８０２の動作を制御するポンプ・コントローラ８０３とで構成される。リング発振器８０１及びチャージ・ポンプ８０２は、米国特許第5,703,827号及び第5,267,201号等の参考文献に詳述されている従来式の要素である。
図９−Ｂは、従来式の正のブースト電圧ジェネレータで用いられているチャージ・ポンプ制御回路９０１の単純化された模式図である。チャージ・ポンプ制御回路９０１は、Vdd供給電圧を受けるように結合されているゲート、正のブースト電圧Vboost+を受けるように結合されているソース及びバルク、並びに基準電流源９１２に結合されているドレインを備えたp−チャネル・トランジスタ９１１を含む。更に、トランジスタ９１１のドレインが、インヒビット制御ラインに接続されている。電流源９１２は、抵抗器と置換されてもよい。
Vboost+電圧がVdd供給電圧よりも1閾値電圧（Vtp）だけ高い場合に、トランジスタ９１１がターン・オンされる。トランジスタ９１１の電流源が、電流源９１２によって提供される基準電流IREFと比較される。Vboost+及びVddの電圧間の電位差が増大するにつれて、トランジスタ９１１からのソース電流が増加する。ソース電流が基準電流IREFよりも大きくなると、Vboost+電圧を受けるようにインヒビット制御ラインが結合される。インヒビット信号のハイ状態によって、リング発振器８０１が使用不可能に設定され、それにより、チャージ・ポンプ８０２がシャットダウンされ、且つVboost+がより高くなることが停止される。基準電流IREFの大きさに応じて、ブースト電圧Vboost+は、Vdd供給電圧に1閾値電圧（Vtp）若しくはそれより高い値を加えたのと等しい電圧に制御され得る。このトランジスタのソース−バルク間の接合部が順方向バイアスされないように、トランジスタ９１１のバルクが、Vboost+電圧を受けるように結合されることに留意されたい。しかしながら、トランジスタ９１１のバルクが基板から絶縁可能なNウェルである場合、若しくはトランジスタ９１１がVboost+と等しい又はよりポジティブな電圧にバイアスされるn−型基板に形成される場合にのみ、この接続は可能である。
図９−Ｃは、従来式の負のブースト電圧ジェネレータで用いられるチャージ・ポンプ制御回路９０２の単純化された模式図である。チャージ・ポンプ制御回路９０２は、VSS供給電圧を受けるように結合されたゲートと、負のブースト電圧を受けるように結合されたソース及びバルクとを備えているn−チャネル・トランジスタ９２１を含む。
Vboost−及びドレインが基準電流源９２２に結合される。同様に、トランジスタ９２１のドレインもインヒビット#制御ラインに接続される。電流源９２２が、抵抗器と置換されてもよい。
Vboost−電圧が、VSS供給電圧よりも1閾値電圧（Vtn）だけ低い場合に、トランジスタ９２１がターン・オンされる。トランジスタ９２１からのドレイン電流が、電流源９２２によって提供される基準電流IREFと比較される。Vboost−及びVSSの間の電位差が増大するにつれて、トランジスタ９２１からのドレイン電流が増加する。ドレイン電流が基準電流IREFよりも大きくなると、Vboost−電圧を受けるようにインヒビット#制御ラインが結合される。インヒビット#信号のロー状態によって、リング発振器８０１が使用不可能に設定され、それにより、チャージ・ポンプ８０２がシャットダウンされ、且つVboost−がよりネガティブになることが停止される。基準電流IREFの大きさに応じて、Vboost−電圧は、VSSから1閾値電圧（Vtn）若しくはそれより大きな値を差引いたのと等しい電圧に制御され得る。このトランジスタのソース−バルク接合部が順方向バイアスされないように、トランジスタ９２１のバルクが、Vboost−電圧を受けるように結合されることに留意されたい。トランジスタ９２１のバルクが基板から絶縁可能なp−ウェルである場合、若しくはトランジスタ９２１がVboost−と等しい又はよりネガティブである電圧にバイアスされるp−型基板に形成される場合にのみ、この接続は可能である。
チャージ・ポンプ制御回路９０１及び９０２は、従来式の論理プロセスでは共存不可能である。なぜならば、そのようなプロセスは、井戸内でただ一種類のトランジスタしか絶縁することができないという制限を有しているからである。即ち、ここで規定されるような従来式の論理プロセスでは、n−型ウェルとp−型ウェルとの両方の利用は不可能である。更に、メモリ・セル３００のp−型基板がVSS電圧でバイアスされるので（図３−Ｂ参照）、メモリ・セル３００のこのp−型基板を負のブースト・ワード・ライン電圧VBBSと等しい、若しくはそれよりネガティブな電圧でバイアスすることは不可能である。更に、チャージ・ポンプ制御回路９０１がVddにVtpを加えた値と等しいか、若しくはそれより大きいVboost+電圧を生じるため、このチャージ・ポンプ制御回路９０１は、本発明で必要とされるように、Vdd供給電圧よりも大きく、且つVdd供給電圧に閾値電圧Vtpを加えた値よりも小さい、Vboost+電圧を生成することは不可能である。
同様にして、チャージ・ポンプ制御回路９０２が、VSS供給電圧から閾値電圧Vtnを差引いた値と等しい若しくはそれより少ないVboost−電圧を生じるので、このチャージ・ポンプ制御回路９０２は、本発明で必要とされるように、VSS供給電圧よりも小さく、且つVSS供給電圧から閾値電圧Vtnの絶対値を差引いた値よりも大きい、Vboost−電圧を生成することは不可能である。
図１０は、本発明の一実施例による、VCCBチャージ・ポンプ制御回路１０００の模式図である。VCCBチャージ・ポンプ制御回路１０００は、チャージ・ポンプ制御回路８０３（図９−Ａ参照）を置換するのに用いられ、それにより、所望のVCCB電圧の生成が可能であるVCCB基準電圧生成回路が作成される。VCCBチャージ・ポンプ制御回路１０００は、p−チャネル・トランジスタ１００１乃至１００３及び基準電流源１００４乃至１００５を含む。p−チャネル・トランジスタ１００１のソースはVdd供給電圧を受けるように結合されており、p−チャネル・トランジスタ１００１のゲート及びドレインは基準電流源１００４に共通に接続される。p−チャネル・トランジスタ１００１は、それにより、Vdd電圧源及び基準電流源１００４の間にダイオードとして接続される。基準電流源１００４によって、p−チャネル・トランジスタ１００２のゲート上に基準電圧VREFPを確立する基準電流IREFPが生成される。
p−チャネル・トランジスタ１００１は、チャネル幅Wpを有する。p−チャネル・トランジスタ１００１及び１００２は、同一のチャネル長を有する。しかしながら、p−チャネル・トランジスタ１００２は、Wpのm倍のチャネル幅を有する（ここで、mは乗算定数である）。トランジスタ１００２のドレインは、基準電流IREFP1を生成する別の基準電流源１００５に接続される。トランジスタ１００２のソースは、ノードVpに接続される。更に、ノードVpは、p−チャネル・トランジスタ１００３のドレイン及びゲートにも接続される。トランジスタ１００３のソースは、チャージ・ポンプ８０２から正のブースト電圧VCCBを受けるように接続される。基準電流IREFP及びIREFP1が等しく、且つトランジスタ１００２がトランジスタ１００１と同一のチャネル幅を有する（即ち、m＝1）場合、ノードVpはVdd供給電圧と等しい電圧で保持される。これらの条件下で、正のブースト電圧VCCBは、p−チャネル・トランジスタ１００３の閾値電圧Vtpの絶対値より大きい電圧分だけVdd供給電圧よりも大きくなる。
本実施例では、基準電流IREFPが基準電流IREFP1と概ね等しく設定され、更に乗算定数mが4と等しく設定される。トランジスタ１００２のチャネル長がトランジスタ１００１のチャネル長より4倍長いので、トランジスタ１００２のソース−ゲート間電圧は、トランジスタ１００１のソース−ゲート間電圧よりも小さい。結果として、ノードVpの電圧は、Vdd供給電圧よりも小さくなっている。例えば、基準電流IREFP及びIREFP1が共に約50μAに設定される場合、ノードVp上の電圧は、Vdd供給電圧よりも約0.2ボルト小さくなる。トランジスタ１００３のソース−ゲート間電圧がトランジスタ１００３の閾値電圧（例えば、0.5ボルト）と概ね等しくなるように、トランジスタ１００３のチャネル幅は、非常に大きくなるように選択される（例えば、50μm程度）。結果として、VCCB電圧は、Vdd供給電圧よりも約0.3ボルト大きい電圧で保持される。それゆえに、VCCB電圧は、Vdd供給電圧より1閾値電圧大きい値よりも小さい。
別実施例では、p−チャネル・トランジスタ１００３が除去されてもよく、それにより、VCCB電圧が直接的にノードVpに提供される。しかしながら、この実施例では、トランジスタ１００２のチャネル幅がトランジスタ１００１のチャネル幅Wpよりも小さくなるように選択される必要がある。即ち、トランジスタ１００２のソース−ゲート間電圧がトランジスタ１００１のソース−ゲート間電圧よりも約0.3ボルト（若しくはp−チャネル閾値電圧よりも小さい別の電圧値）だけ大きくなるように、乗算定数mが1より小さくなるように選択される必要がある。
図１１は、本発明の一実施例による、VBBSチャージ・ポンプ制御回路１１００の模式図である。VBBSチャージ・ポンプ制御回路１１００は、チャージ・ポンプ制御回路８０３（図９−Ａ参照）を置換するのに用いられ、それにより、所望のVBBS電圧の生成が可能であるVBBS基準電圧生成回路が生成される。VBBSチャージ・ポンプ制御回路１１００は、n−チャネル・トランジスタ１１０１乃至１１０２、p−チャネル・トランジスタ１１０３、及び基準電源１１０４乃至１１０５を含む。n−チャネル・トランジスタ１１０１のソースは、VSS供給電圧を受けるように接続される。トランジスタ１１０１のドレイン及びゲートは、基準電流源１１０４に共通して接続される。即ち、トランジスタ１１０１は、ダイオードとして接続される。基準電流源１１０４は、Vdd電圧源と、共通に接続されているn−チャネル・トランジスタ１１０１のドレイン及びゲート・ドレインとの間に接続される。基準電流源１１０４は、n−チャネル・トランジスタ１１０１に基準電流IREFN1を提供する。この基準電流IREFN1によって、n−チャネル・トランジスタ１１０２のゲート上に基準電圧VREFNが確立される。
n−チャネル・トラジスタ１１０１は、チャネル幅Wnを有する。n−チャネル・トランジスタ１１０１及び１１０２は、同一のチャネル長を有する。しかしながら、n−チャネル・トランジスタ１１０２は、Wnのn倍のチャネル幅を有する（ここで、nは乗算定数である）。トランジスタ１１０２のドレインは、基準電流IREFNを生成する別の基準電流源１１０５に接続される。トランジスタ１１０２のソースは、ノードVNに接続される。更に、ノードVNは、p−チャネル・トランジスタ１１０３のソースにも接続される。トランジスタ１１０３のドレイン及びゲートは、負のブースト電圧VBBSを受けるように共通に接続される。基準電流IREFN及びIREFN1が等しく、且つトランジスタ１１０２がトランジスタ１１０１と同一のチャネル幅を有する（即ち、n＝1）場合、ノードVNはVSS供給電圧と等しい電圧で保持される。これらの条件下で、負のブースト電圧VBBSは、VSS供給電圧を概ね1閾値電圧（Vtp）下回る電圧で制御される。
本実施例では、基準電流IREFNが基準電流IREFN1と概ね等しく設定され、更に乗算定数nが4と等しく設定される。トランジスタ１１０２のチャネル幅がトランジスタ１１０１のチャネル幅より4倍長いので、トランジスタ１１０２のソース−ゲート間電圧は、トランジスタ１１０１のソース−ゲート間電圧よりも小さい。結果として、ノードVN上の電位は、VSS供給電圧よりも高くなっている。例えば、基準電流IREFN及びIREFN1が共に約50μAに設定される場合、ノードVN上の電圧は、VSS供給電圧よりも約0.2ボルト大きくなる。トランジスタ１１０３のソース−ゲート間電圧がトランジスタ１１０３の閾値電圧（例えば、0.5ボルト）と概ね等しくなるように、トランジスタ１１０３のチャネル幅は、非常に大きくなるように選択される（例えば、50μm程度）。結果として、VBBS電圧は、VSS供給電圧よりも約0.3ボルト小さい電圧で保持される。それゆえに、VBBS電圧は、VSS供給電圧より1閾値電圧小さい値よりも小さい。
別実施例では、p−チャネル・トランジスタ１１０３が除去されてもよく、それにより、VBBS電圧が直接的にノードVNに提供される。しかしながら、この実施例では、トランジスタ１１０２のチャネル幅がトランジスタ１１０１のチャネル幅WNよりも小さくなるように選択される必要がある。即ち、トランジスタ１１０２のソース−ゲート間電圧がトランジスタ１１０１のソース−ゲート間電圧よりも約0.3ボルト（若しくはp−チャネル閾値電圧よりも小さい別の電圧値）だけ大きくなるように、乗算定数nが1より小さくなるように選択される必要がある。
種々の温度において、VCCB及びVBBS電圧が概ね一定に保持されるのが望ましい。一般的に、トランジスタ閾値電圧Vtは、温度の増加とともに減少する傾向がある。この温度の影響に対する補正を行うために、基準電流源１００４及び１１０４は、基準電流IREFP及びIREFP1が負の温度係数を有する（即ち、温度の増加とともに基準電流IREFP及びIREFP1が減少する）ように、構成される。
図１２は、本発明の一実施例による、基準電流源１００４の模式図である。基準電流源１００４は、p−チャネル・トランジスタ１２０１乃至１２０２、抵抗器１２０３、及びn−チャネル・トランジスタ１２０４乃至１２０６を含む。抵抗器１２０３は、Vdd電圧源とトランジスタ１２０１のゲートとの間に接続され、それにより、トランジスタ１２０１に対するバイアスが設定される。抵抗器１２０３を通る電流IRは、トランジスタ１２０１の閾値電圧Vtpを抵抗器１２０３の抵抗値で除した値と等しい。それゆえに、電流IRは、閾値電圧Vtpに直接的に関係している。電流IRは、p−チャネル・トランジスタ１２０２及びn−チャネル・トランジスタ１２０５を通って流れる。
トランジスタ１２０２のゲート及びソースは、トランジスタ１２０１のドレイン及びゲートに各々結合される。トランジスタ１２０２のゲート上の電圧は、トランジスタ１２０２のドレインへに送られる。n−チャネル・トランジスタ１２０４乃至１２０６は、VSS電圧源に結合されたソース端子と、トランジスタ１２０２のドレインに結合されたゲート端子とを各々有しており、それにより電流ミラー回路が形成される。それにより、電流IRがトランジスタ１２０６に送られる。結果として、n−チャネル・トランジスタ１２０６を通る電流（即ち、IREFP）が、p−チャネル・トランジスタ１２０１の閾値電圧Vtpに直接的に関係付けられている。
基準電流源１００４によって、以下のように、温度補正が提供される。
温度が増加するにつれて、トランジスタ１００２及び１００３（図１０参照）の閾値電圧Vtpが減少し、それにより、VCCB電圧の減少を生じる。しかしながら、温度が増加するにつれて、トランジスタ１２０１（図１２参照）の閾値電圧Vtpは減少する。それに応じて、電流IRが減少し、それにより、IREFP電流が減少される。結果として、p−チャネル・トランジスタ１００１（図１０参照）のゲート−ソース間電圧が減少し、それにより、VREFP電圧が増大される。増大されたVREFP電圧によって今度は電圧Vpの増大が生じ、それにより、VCCB電圧が増大される。それゆえにトランジスタ１００２及び１００３の閾値電圧Vtpの温度の影響は、IREFP電流の負の温度係数によって部分的に補正される。この方法で、基準電流源１００４によってVCCBポンプ制御回路１０００に温度補正が提供される。
図１３は、本発明の一実施例による、基準電流源１１０４の模式図である。基準電流源１１０４が基準電流源１００４（図１２参照）に類似しているので、図１２及び図１３における類似の要素は、類似の参照番号でラベルされている。従って、基準電流源１１０４は、p−チャネル・トランジスタ１２０１乃至１２０２、抵抗器１２０３、及びn−チャネル・トランジスタ１２０４乃至１２０５を含む。更に、基準電流源１１０４は、トランジスタ１２０１のゲートに結合されたゲートと、Vdd供給電圧を受けるように結合されたソースとを備えているp−チャネル・トランジスタ１３０１を含む。
基準電流源１１０４によって、以下のように、温度補正が提供される。
温度が増加するにつれて、トランジスタ１１０２及び１１０３（図１１参照）の閾値電圧Vtが減少し、それにより、VBBS電圧の増大を生じる。しかしながら、温度が増加するにつれて、p−チャネル・トランジスタ１２０１の閾値電圧Vtpは減少する。結果として、電流IRが減少する。トランジスタ１２０１及び１３０１が電流ミラー回路を形成するように結合されているので、電流IRの減少によって、電流IREFN1の減少を生じる。電流IREFN1の減少によって、今度は、電圧VREFN（図１１）の減少が生じる。VREFNの減少によって電圧VNの減少が生じ、次に、電圧VNの減少によってVBBS電圧の減少が生じる。この方法で、基準電流源によってVBBSポンプ制御回路への温度補正が提供される。
IREFP電流が温度に依存しない場合、基準電流源１００４（図１２参照）は、主としてトランジスタ１００２の温度の影響を補正し、それにより、トランジスタ１００３の温度の影響はほとんど補正なしのまま残される。同様にして、IREFN電流が温度に依存しない場合、基準電流源１１０４（図１３参照）は、主としてトランジスタ１１０２の温度の影響を補正し、トランジスタ１１０３の温度の影響はほとんど補正なしのまま残される。トランジスタ１００３及び１１０３の補正されなかった温度の影響を補正するべく、基準電流IREFP1及びIREFNが正の温度係数を有する（即ち、温度の増加とともに基準電流IREFP1及びIERFNが増大する）ように、基準電流源１００５及び１１０５が構成される。
図１４は、本発明の一実施例による、基準電流源１００５の模式図である。基準電流源１００５は、p−チャネル・トランジスタ１４０１乃至１４０３、n−チャネル・トランジスタ１４１１乃至１４１４、PNPバイポーラ・トランジスタ１４２１乃至１４２２、及び抵抗器１４３１を含む。トランジスタ１４０１、１４１１、及び１４２１は、Vdd及びVSS電圧源の間に直列に接続される。トランジスタ１４０２、１４１２、及び１４２２と、抵抗器１４３１とがVdd及びVSS電圧源の間に直列に接続される。トランジスタ１４０３は、並列接続されているトランジスタ１４１３乃至１４１４と共に、Vdd及びVSS電圧源の間に直列に接続される。p−チャネル・トランジスタ１４０１乃至１４０３は、これら3つのトランジスタ１４０１乃至１４０３の全てを通って同一の電流が流れるように、電流ミラー回路を形成するべく構成される。トランジスタ１４２２のエミッタは、トランジスタ１４２１のエミッタよりもm倍大きくなるように選択される（ここで、mは乗算定数である）。説明されている実施例では、この乗算定数は4に等しい。この乗算定数m及び抵抗器１４３１の抵抗値は、生じる電流IREFP1がIREFPと概ね等しくなるように、選択される。トランジスタ１４１１及び１４１２のソースでの電圧は、トランジスタ１４０１乃至１４０２及び１４１１乃至１４１２によって同一の電圧に保持される。結果として、トランジスタ１４２１にまたがる電圧は、抵抗器１４３１及びトランジスタ１４２２にまたがる電圧と等しくなる。
基準電流源１００５の動作は、P.R. Gray及びR.G. Meyerによる「Analysis and Design of Analog Integrated Circuits」の頁３３０乃至頁３３３等の参考文献に詳述されており、ここでの言及を以って該文献を本明細書の一部とする。抵抗器１４３１を通る電流IRは、VT／R ln(m)と等しい。VT＝kT／qとなっており、ここで、kはボルツマン定数、Tは絶対温度、且つqは電子の電荷である。それゆえに、抵抗器１４３１を通る電流は直接的に温度と関係している。トランジスタ１４０３及び１４１３乃至１４１４を通るIREFP1電流が生じるように、抵抗器１４３１を通る電流IRが送られる。結果として、IREFP1電流は直接的に温度と関係している。従って、温度が増加するにつれて、IREFP1電流は増大する。増大されたIREFP1電流によって、図１０におけるトランジスタ１００２及び１００３のゲート−ソース間の電圧が増大され、それにより、温度の増加と共に生じるトランジスタ１００３の閾値電圧Vtpの減少が補正される。上述のように、トランジスタ１００３の閾値電圧Vtpは、VCCB電圧の減少に寄与する。しかしながら、増大されたIREFP1電流は、VCCB電圧の増大に寄与する。正味の結果として、VCCB電圧は、動作温度範囲全域で概ね一定に保持される。
図１５は、本発明の一実施例による、基準電流源１１０５の模式図である。基準電流源１１０５は、p−チャネル・トランジスタ１４０１乃至１４０２及び１５０１、n−チャネル・トランジスタ１４１１乃至１４１２、PNPバイポーラ・トランジスタ１４２１乃至１４２２、並びに１４３１を含む。トランジスタ１４０１乃至１４０２、１４１１乃至１４１２、１４２１乃至１４２２、及び抵抗器１４３２が、図１４に対しての上述された方法で接続される。更に、トランジスタ１５０１のゲートが、トランジスタ１４０１乃至１４０２のゲートに共通に接続される。上述のように、抵抗器１４３１を通る電流IRは、直接的に温度と関係している。従って、温度が増加するにつれて、抵抗器１４３１を通るIR電流が増大する。この増大した電流がトランジスタ１５０１に送られ、それにより、増大されたIREFN電流が生じる。この増大されたIREFN電流によって、図１１のトランジスタ１１０２及び１１０３のゲート−ソース間の電圧が増大され、それにより、図１１のトランジスタ１１０３の閾値電圧Vtpの減少が補正される。上述のように、トランジスタ１１０３の閾値電圧Vtp減少は、VBBS電圧の増大に寄与する。しかしながら、増大されたIREFN電流は、VBBS電圧の減少に寄与する。結果として、VBBS電圧は、基準電流回路１１０４の動作温度範囲内で概ね一定に保持される。
図１６は、本発明の別実施例による、基準電流回路１６００が図示されている模式図である。基準電流回路１６００によって、基準電流回路１００４及び１１０４が単一の回路に統合され、それにより、できあがった回路が必要とするレイアウト領域が減少される。図１２、１３、及び１６において類似している要素は、類似の参照番号を用いてラベルされる。基準電流回路１６００は、基準電流回路１１０４及び１１０４と同様の方法で作動する。
図１７は、本発明の別実施例による、基準電流回路１７００が図示されている模式図である。基準電流回路１７００によって、基準電流回路１００５及び１１０５が単一の回路に統合され、それにより、できあがった回路が必要とするレイアウト領域が減少される。図１４、１５、及び１７において類似している要素は、類似の参照番号を用いてレベルされる。基準電流回路１７００は、基準電流回路１００５及び１１０５と同様の方法で作動する。
上述の好適実施例は、メモリ・セルに対してPMOSトランジスタを用いている。p−チャネル・トランジスタがＰ−基板上のN−ウェル内に製造される。別実施例では、このメモリ・セルは、NMOSトランジスタを用いて製造され得る。そのような実施例において、ワード・ラインはハイ状態にアクティブにされ、ロー状態に非アクティブにされる。
図１８は、NMOSトランジスタから構成されたメモリ・セルを駆動するのに用いることが可能なワード・ライン・ドライバ回路１６００及び結合回路１８００が図示されている模式図である。ワード・ライン・ドライバ回路１６００は、ワード・ライン・ドライバ５００（図５参照）に関連して上述されたp−チャネル・プル・アップ・トランジスタ５０１及びn−チャネル・プル・ダウン・トランジスタ５０３を含む。ワード・ライン・ドライバ１６００の残部は、ワード・ライン・ドライバ５００の相反回路である。この相反回路は、PMOSトランジスタをNMOSトランジスタと置換し、NMOSトランジスタをPMOSトランジスタと置換し、Vdd電圧源への接続をVSS電圧源への接続と置換し、更に、VSS電圧源への接続をVdd電圧源への接続と置換することによって得られる。従って、プル・アップ・トランジスタ及びプル・ダウン・トランジスタ５０１及び５０３に加えて、ワード・ライン・ドライバ１６００は、n−チャネル・トランジスタ１６０１、p−チャネル・トランジスタ１６０２乃至１６０３、及び行アドレス・デコーダ１６１０を含む。
ワード・ライン・ドライバ５００のn−チャネル・プル・ダウン・トラジスタ５０３は、VBBS電圧ジェネレータ９００に直接的に結合される。この実施例では、VBBS電圧ジェネレータによって、VSS供給電圧を約−0.3V下回るVBBS電圧が提供される。ワード・ライン・ドライバ５００のp−チャネル・プル・アップ・トランジスタ５０１は、VBBC結合回路１８００からVBBC電圧を受けるように結合される。行アドレス・デコーダ１６１０は、行アドレス・デコーダ５１０（図５参照）により提供された制御信号Xi及びXj#と逆である、制御信号Xi#及びXjを提供する。
VBBC結合回路１８００は、図７の結合回路７００と相反している。即ち、VBBC結合回路１８００は、図示されているようにn−チャネル・トランジスタ１８０１乃至１８０３、p−チャネル・トランジスタ１８０４、及びインバータ１８１１乃至１８１４を含んでいる。
ワード・ライン３０３がアクティブにされる前に、Xi#信号がハイになっており、Xj信号がローになっている。これらの条件下で、トランジスタ１６０２がターン・オンされ、それによりトランジスタ５０１及び５０３のゲートにVdd供給電圧が印加される。結果として、プル・ダウン・トランジスタ５０３がターン・オンされ、それにより、ワード・ライン３０３にVBBS電圧が印加される。同様にして、これらの条件下で、インバータ１８１１乃至１８１４のチェーンによって、ノードＮ１にロジック・ロー信号が提供され、それにより、p−チャネル・トランジスタ１８０４がターン・オンされる。結果として、VBBC供給ラインがVdd供給電圧で保持される。更に、ワード・ライン３０３をアクティブにする前に、トランジスタ１８０２の閾値下リークによって、ノードＮ２がVCCBを1閾値電圧降下（Vt）下回る値よりも大きい電圧に引かれ、それにより、トランジスタ１８０１がターン・オンされることが防止される。
ワード・ライン３０３をアクティブにするように、Xi#信号がローに駆動され、次にXj信号がハイに駆動される。これらの条件下で、プル・アップ・トランジスタ５０１がターン・オンされ、それにより、ワード・ライン３０３がVBBC電圧結合回路１８００に結合される。トランジスタ５０１がターン・オンされた直後は、Xj信号のハイ状態がインバータ１８１１乃至１８１４のチェーンを通して伝わっており、ノードＮ１には到達していない。この時間の間、p−チャネル・トランジスタ１８０４はオン状態のまま残っており、VBBC供給ラインがVdd供給電圧を受けるように結合されている。更に、この時間の間、ノードＮ１のロー状態によって、コンデンサの結合されたトランジスタ１８０３のソース及びドレインがロー状態に引かれる。トランジスタ１８０２は、そのゲート及びドレインがVCCB供給ラインに接続されたMOSダイオードとして接続される。それゆえに、トランジスタ１８０２によって、ノードＮ２での電圧は、VCCB電圧を1閾値電圧（Vt）だけしか下回らない値、若しくはVdd供給電圧と概ね等しい電位に制限される。従って、コンデンサ１８０３は、Vdd供給電圧と概ね等しい電圧に最初に荷電される（即ち、トランジスタ１８０３に渡る電圧は、Vddに概ね等しくなっている）。
Xj信号のハイ状態がノードＮ１に到達すると、トランジスタ１８０４がターン・オフされ、それにより、Vdd電圧供給端子からVBBC電圧供給ラインが切離される。同様に、ノードＮ１での高電圧によって、ノードＮ２が2Vddと等しい電圧へ到達するまでコンデンサ１８０３によって引上げられる。ノードＮ２での2Vdd電圧によってn−チャネル・トランジスタ１８０１がターン・オンされ、それにより、VCCB電圧供給ラインがVBBC電圧供給ラインに結合される。
本発明は、いくつかの実施例に関連して説明されてきたが、本発明は、開示された実施例に制限されるものではなく、且つ当業者には明らかである種々の修正がなされてもよいことを理解されたい。即ち、本発明は付随の請求項のみによって制限される。
（関連出願）
本発明は、Wingyu Leung及びFu-Chieh Hsuによる、2001年1月29日に提出された自己の同時係属中の米国特許出願第09/772,434号の「REDUCED TOPOGRAPHY DRAM CELL FABRICATED USING A MODIFIED LOGIC PROCESS AND METHOD FOR OPERATING SAME」の一部継続出願であり、それは、Wingyu Leung及びFu-Chieh Hshによる、1999年10月25日に提出された自己の同時係属中の米国特許出願第09/427,383号の「DRAM CELL FABRICATED USING A MODIFIED LOGIC PROCESS AND METHOD FOR OPERATING SAME」の一部継続出願であり、それは、Wingyu Leung及びFu-Chieh Hsuに対して200年11月14日に発行された、自己の米国特許第6,147,914号の「ON-CHIP WORD LINE VOLTAGE GENERATION FOR DRAM EMBEDDED IN LOGIC PROCESS」の一部継続出願であり、それは、Wingyu Leung及びFu-Chieh Hsuに対して2000年6月13日に発行された、自己の米国特許第6,075,720号の「MEMORY CELL FOR DRAM EMBEDDED IN LOGIC」の一部継続出願である。
図１−Ａは、従来式の論理プロセスを用いて製造されたp−チャネルMOSトランジスタによって形成されている従来式のDRAMメモリ・セルの模式図である。 図１−Ｂは、図１−ＡのDRAMメモリ・セルの断面図である。 図２は、ワード・ライン・ドライバ及びワード・ライン電圧ジェネレータを含む従来式のワード・ライン制御回路の模式図である。 図３−Ａは、本発明の一実施例による、電圧源により供給されているDRAMメモリ・セルの模式図である。 図３−Ｂは、本発明の変形実施例による、図３−ＡのDRAMメモリ・セルの断面図である。 図３−Ｃは、本発明の変形実施例による、図３−ＡのDRAMメモリ・セルの断面図である。 図３−Ｄは、本発明の一実施例による、図３−ＡのDRAMメモリ・セルのレイアウト図である。 図３−Ｅは、本発明の別実施例による、図３−ＡのDRAMメモリ・セルの断面図である。 図３−Ｆは、本発明の別実施例による、図３−ＡのDRAMメモリ・セルの断面図である。 図３−Ｇは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Hは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Iは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｊは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｋは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｌは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｍは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｎは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｏは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｐは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｑは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｒは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図３−Ｓは、本発明の一実施例による、図３−ＲのDRAMセルに概ね対応しているレイアウト図である。 図４−Ａは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｂは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｃは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｄは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｅは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｆは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｇは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｈは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｉは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｊは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｋは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｌは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｍは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｎは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｏは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｐは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｑは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｒは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｓは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｔは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｕは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｖは、本発明の別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｗは、本発明の一実施例による、図４−ＶのDRAMセルを含むアレイのレイアウト図である。 図４−Ｘは、本発明の一実施例による、図４−ＶのDRAMセルを含むアレイのレイアウト図である。 図４−Ｙは、本発明の更なる別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−Ｚは、本発明の更なる別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図４−ＡＡは、本発明の更なる別実施例による、製造の種々のステージの際の、DRAMセルの断面図である。 図５は、本発明の一実施例による、ワード・ライン・ドライバの模式図である。 図６は、本発明の一実施例による、第1の複数のワード・ライン・ドライバ、第2の複数のVSSB結合回路、VCCB電圧ジェネレータ、VBBS電圧ジェネレータを含むワード・ライン・ドライバ・システムが図示されているブロック図である。 図７は、本発明の一実施例による、VSSB結合回路の模式図である。 図８は、図７のVSSB結合回路が作動する際に生成される種々の信号が図示されている波形図である。 図９−Ａは、本発明の一実施例による、VCCB及びVSSBブースト電圧ジェネレータのブロック図である。 図９−Ｂは、従来式の正のブースト電圧ジェネレータで用いられるチャージ・ポンプ制御回路の単純化された模式図である。 図９−Ｃは、従来式の負のブースト電圧ジェネレータで用いられるチャージ・ポンプ制御回路の単純化された模式図である。 図１０は、本発明の一実施例による、VCCBチャージ・ポンプ制御回路の模式図である。 図１１は、本発明の一実施例による、VBBSチャージ・ポンプ制御回路の模式図である。 図１２は、本発明の一実施例による、基準電流源の模式図である。 図１３は、本発明の一実施例による、基準電流源の模式図である。 図１４は、本発明の一実施例による、基準電流源の模式図である。 図１５は、本発明の一実施例による、基準電流源の模式図である。 図１６は、本発明の一実施例による、基準電流源の模式図である。 図１７は、本発明の一実施例による、基準電流源の模式図である。 図１８は、DRAMセルの形成にNMOSトランジスタを用いている、本発明の一実施例によるワード・ライン・ドライバ及びVBBC電圧結合回路の模式図である。

Claims (35)

  1. アクセス・トランジスタ及びコンデンサ構造を備えたＤＲＡＭセルを形成するための方法であって、
    第１導電型を備えた半導体基板内にフィールド誘電体を形成するステップであって、前記フィールド誘電体は前記半導体基板の上面の下に延在している、ステップと、
    前記フィールド誘電体内にキャビティを形成するステップであって、前記キャビティは前記半導体基板の前記上面の下に延在し、且つ前記半導体基板の前記上面の下の前記半導体基板の側壁部分を露出する、ステップと、
    前記コンデンサ構造が少なくとも前記半導体基板の前記側壁部分の上に延在し、且つ前記キャビティ内において少なくとも部分的に前記半導体基板の前記上面より下に凹んでいるように、前記キャビティ内に前記コンデンサ構造を形成するステップとを有することを特徴とする方法。
  2. 前記コンデンサ構造を形成する前記ステップが、
    前記半導体基板の前記上面及び前記側壁部分の上に第１誘電体層を形成するステップと、
    前記第１誘電体層の上に電極層を形成するステップと、
    前記半導体基板の前記上面及び前記側壁部分の上に延在するコンデンサ電極を形成するように、前記電極層をパターン化するステップであって、前記コンデンサ電極は前記キャビティ内において少なくとも部分的に前記半導体基板の前記上面より下に凹んでいる、ステップとを有することを特徴とする請求項１に記載の方法。
  3. 更に、前記電極層をパターン化するステップにおいて、前記アクセス・トランジスタのゲート電極を形成することを特徴とする請求項２に記載の方法。
  4. 前記ゲート電極及び前記コンデンサ電極は、前記第１誘電体層によって前記半導体基板から分離されていることを特徴とする請求項３に記載の方法。
  5. 更に、前記ゲート電極及び前記コンデンサ電極を形成した後に、前記半導体基板中に前記第１導電型と反対の第２導電型の不純物の注入を実行するステップであって、前記注入によって、前記ゲート電極及び前記コンデンサ電極の間の低濃度ドープ・ソース領域と、前記ゲート電極に隣接する低濃度ドープ・ドレイン領域とが形成される、ステップと、
    次に、前記ゲート電極及び前記コンデンサ電極のそれぞれの側壁に、前記低濃度ドープ・ソース領域を覆う側壁スペーサを形成するステップとを有することを特徴とする請求項３に記載の方法。
  6. 更に、前記ゲート電極の上に金属シリサイドを形成し、その際、前記側壁スペーサが、金属シリサイドが前記低濃度ドープ・ソース領域の上に形成されるのを防止するステップとを有することを特徴とする請求項５に記載の方法。
  7. 更に、前記ゲート電極の上に金属シリサイドを形成し、その際、金属シリサイドが前記コンデンサ電極の上に形成されるのを防止するステップとを有することを特徴とする請求項５に記載の方法。
  8. 更に、前記側壁スペーサを形成した後に、前記半導体基板中に前記第２導電型の不純物の第２注入を実行するステップであって、前記第２注入によって、前記低濃度ドープ・ドレイン領域と連続する高濃度ドープ・ドレイン領域が形成され、その際、前記第２注入が前記低濃度ドープ・ソース領域に到達するのを防止するステップとを有することを特徴とする請求項５に記載の方法。
  9. 更に、前記半導体基板の前記上面の上に第２誘電体層を形成するステップであって、前記第２誘電体層は前記第１誘電体層とは異なる構成及び厚さを備えている、ステップと、
    前記第１誘電体層及び前記第２誘電体層の上に前記電極層を形成するステップと、
    前記アクセス・トランジスタのゲート電極及び前記コンデンサ電極を形成するように、前記電極層をパターン化するステップとを有し、
    前記コンデンサ電極は、前記第１誘電体層の上に配置され、且つ前記ゲート電極は前記第２誘電体層の上に配置されることを特徴とする請求項２に記載の方法。
  10. 更に、前記キャビティを形成する前記ステップが、
    前記半導体基板の前記側壁部分の上に配置された孔を備えているマスクを形成するステップと、
    前記マスクの前記孔を通して前記フィールド誘電体をエッチングするステップであって、それにより前記キャビティが形成される、ステップと、
    次に、前記マスクの前記孔を通して前記半導体基板中に不純物を注入するステップであって、前記不純物によって前記コンデンサ構造の閾値電圧が調整される、ステップとを有することを特徴とする請求項１に記載の方法。
  11. 更に、前記コンデンサ構造を形成する前記ステップが、
    第１ポリシリコン層をキャビティ中を含む全面に成膜するステップであって、それにより前記第１ポリシリコン層が前記半導体基板の少なくとも前記側壁部分と接触する、ステップと、
    前記第１ポリシリコン層を部分的に除去するステップであって、それにより前記第１ポリシリコン層の残部によって少なくとも前記キャビティ内でクラウン電極が形成される、ステップと、
    前記クラウン電極の上にコンデンサ誘電体層を成膜するステップと、
    前記コンデンサ誘電体層の上に第２ポリシリコン層を成膜するステップと、
    プレート電極を形成するように、前記第２ポリシリコン層をパターン化するステップであって、それにより前記コンデンサ構造が形成される、ステップとを有することを特徴とする請求項１に記載の方法。
  12. 更に、
    前記プレート電極、前記クラウン電極、及び前記半導体基板の上面の上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層の上にゲート電極を形成するステップと、
    前記第１導電型と反対の第２導電型を備えたソース領域を前記半導体基板内に形成するステップであって、前記ソース領域は、前記ゲート電極及び前記コンデンサ構造の間に配置されている、ステップとを有することを特徴とする請求項１１に記載の方法。
  13. 更に、
    前記ゲート電極の上に金属シリサイドを形成し、その際、金属シリサイドが前記ソース領域の上に形成されるのを防止するステップとを有することを特徴とする請求項１２に記載の方法。
  14. 更に、
    金属シリサイドが前記プレート電極の上に形成されるのを防止するステップを有することを特徴とする請求項１３に記載の方法。
  15. 前記コンデンサ構造が、少なくとも前記キャビティ内に配置されている第１電極と、前記第１電極の上に配置されたコンデンサ誘電体層と、前記コンデンサ誘電体層の上に配置された第２電極とを有し、
    前記アクセストランジスタが、ソース領域、ドレイン領域、及びゲート電極を有し、かつ前記ゲート電極及び前記ドレイン領域の上に配置された金属シリサイドを有し、
    前記方法が、更に、
    前記コンデンサ構造の製造の際に、前記コンデンサ誘電体層を形成するための熱サイクルと、前記第１電極及び前記第２電極をアニールするための熱サイクルとを含む熱サイクルの第１セットを実行するステップと、
    その後に、前記アクセス・トランジスタの製造の際に、前記ドレイン領域を形成するための熱サイクルと、前記金属シリサイドを形成するための熱サイクルとを含む熱サイクルの第２セットを実行するステップとを有することを特徴とする請求項１に記載の方法。
  16. 熱サイクルの前記第２セットの温度と時間の積の総和が、熱サイクルの前記第１セットの温度と時間の積の総和と同等、若しくはそれよりも小さいことを特徴とする請求項１５に記載の方法。
  17. 更に、前記第２ポリシリコン層をパターン化するステップにおいて、前記アクセス・トランジスタのゲート電極を形成することを特徴とする請求項１１に記載の方法。
  18. 更に、
    前記ＤＲＡＭセルの前記アクセス・トランジスタは、論理プロセスの薄いゲート酸化膜層を備えるように形成され、
    前記ＤＲＡＭセルの前記コンデンサ構造は、前記アクセス・トランジスタの前記薄いゲート酸化膜層と比較して厚いゲート酸化膜層を備えるように形成されることを特徴とする請求項１に記載の方法。
  19. 前記厚いゲート酸化膜層は、前記薄いゲート酸化膜層よりも少なくとも２０パーセント厚いことを特徴とする請求項１８に記載の方法。
  20. ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルであって、
    第１導電型を備えた半導体基板と、
    前記半導体基板の上面の下に配置され、その中にキャビティが配置されているフィールド誘電体領域であって、前記キャビティは、前記半導体基板の前記上面の下に延在し、且つ前記半導体基板の側壁部分を露出する、フィールド誘電体領域と、
    少なくとも前記キャビティ内に配置されたコンデンサ構造であって、少なくとも前記半導体基板の前記側壁部分の上に延在し、且つ前記キャビティ内において少なくとも部分的に前記半導体基板の前記上面より下に凹んでいるコンデンサ構造と、
    前記コンデンサ構造に結合されたアクセス・トランジスタとを有することを特徴とするＤＲＡＭセル。
  21. 前記コンデンサ構造が、
    前記半導体基板の前記側壁部分の上に、且つ前記半導体基板の前記側壁部分に隣接する前記上面の上に配置されたコンデンサ誘電体層と、
    前記コンデンサ誘電体層の下の前記半導体基板内に配置され、前記第１導電型と反対の第２導電型を備えたコンデンサ領域と、
    前記コンデンサ誘電体層の上に配置されたコンデンサ電極であって、前記コンデンサ電極の一部が前記キャビティの中に延在する、コンデンサ電極とを有することを特徴とする請求項２０に記載のＤＲＡＭセル。
  22. 前記アクセス・トランジスタが、
    前記半導体基板の前記上面の上に配置されたゲート誘電体層と、
    前記ゲート誘電体層の上に形成されたゲート電極と、
    前記ゲート電極及び前記コンデンサ電極の間の前記半導体基板内に配置され、前記コンデンサ領域と連続している前記第２導電型のソース領域とを有することを特徴とする請求項２１に記載にＤＲＡＭセル。
  23. 前記コンデンサ誘電体層と前記ゲート誘電体層とが同一の層であることを特徴とする請求項２２に記載のＤＲＡＭセル。
  24. 前記コンデンサ誘電体層及び前記ゲート誘電体層が異なる構成若しくは厚さを有することを特徴とする請求項２２に記載のＤＲＡＭセル。
  25. 更に、前記半導体基板内に配置され、且つ前記ゲート電極と位置合わせがなされた前記第２導電型のドレイン領域を有し、
    前記ドレイン領域は、前記ソース領域よりも高いドーパント濃度を備えていることを特徴とする請求項２２に記載のＤＲＡＭセル。
  26. 更に、前記ゲート電極及び前記ドレイン領域の上に配置された金属シリサイドを有し、前記ソース領域の上には、金属シリサイドが配置されていないことを特徴とする請求項２５に記載のＤＲＡＭセル。
  27. 前記コンデンサ電極の上には、金属シリサイドが配置されていないことを特徴とする請求項２６に記載のＤＲＡＭセル。
  28. 前記アクセス・トランジスタは、論理プロセスの薄いゲート酸化膜層を含み、且つ前記コンデンサ構造は、厚いゲート酸化膜層を有することを特徴とする請求項２０に記載のＤＲＡＭセル。
  29. 前記厚いゲート酸化膜層は、前記薄いゲート酸化膜層よりも少なくとも２０パーセント厚いことを特徴とする請求項２８に記載のＤＲＡＭセル。
  30. 前記コンデンサ構造は、
    前記キャビティの底部に配置されたベース領域及び前記半導体基板の前記側壁部分と接触する側壁領域を備え、少なくとも前記キャビティ内に配置されているクラウン電極と、
    前記半導体基板の前記クラウン電極と接触する部分に配置され、前記クラウン電極に電気的な接続を提供する、前記第１導電型と反対の第２導電型を備えた接触領域と、
    前記クラウン電極の上に配置されたコンデンサ誘電体層と、
    前記コンデンサ誘電体層の上に配置されたプレート電極とを有することを特徴とする請求項２０に記載のＤＲＡＭセル。
  31. 前記アクセス・トラジスタは、
    前記半導体基板の前記上面の上に配置されたゲート誘電体層と、
    前記ゲート誘電体層の上に形成されたゲート電極と、
    前記半導体基板内に配置され、前記ゲート電極と位置合わせがなされている前記第２導電型のソース領域及びドレイン領域とを有し、
    前記ソース領域は、前記接触領域と連続していることを特徴とする請求項３０に記載のＤＲＡＭセル。
  32. 前記ゲート電極、前記クラウン電極、及び前記プレート電極は、多結晶シリコンを有することを特徴とする請求項３１に記載のＤＲＡＭセル。
  33. 前記ゲート電極は、前記クラウン電極の厚さ若しくは前記プレート電極の厚さの少なくとも２倍大きい厚さを有することを特徴とする請求項３２に記載のＤＲＡＭセル。
  34. 更に、前記ゲート電極及び前記ドレイン領域の上に配置された金属シリサイドを有し、前記ソース領域の上には金属シリサイドが配置されていないことを特徴とする請求項３２に記載のＤＲＡＭセル。
  35. 前記クラウン電極及び前記プレート電極の上には、金属シリサイドが配置されていないことを特徴とする請求項３４に記載のＤＲＡＭセル。
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