JPH0828471B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0828471B2 JPH0828471B2 JP62310211A JP31021187A JPH0828471B2 JP H0828471 B2 JPH0828471 B2 JP H0828471B2 JP 62310211 A JP62310211 A JP 62310211A JP 31021187 A JP31021187 A JP 31021187A JP H0828471 B2 JPH0828471 B2 JP H0828471B2
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- JP
- Japan
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- word line
- forming
- insulating film
- cell
- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は第１のワード線をゲート電極とする一つのMI
SFETと該MISFETに電気的に直列接続される一つの容量素
子とで構成されるメモリセルを、折り返しビット線構成
に適するように複数個配列して構成され、一つのメモリ
セル中に、第１のワード線に平行して形成される第２の
ワード線を含む半導体記憶装置およびその製造方法に関
するものである。
SFETと該MISFETに電気的に直列接続される一つの容量素
子とで構成されるメモリセルを、折り返しビット線構成
に適するように複数個配列して構成され、一つのメモリ
セル中に、第１のワード線に平行して形成される第２の
ワード線を含む半導体記憶装置およびその製造方法に関
するものである。
電荷の形で二進情報を記憶する半導体メモリセルはセ
ル面積が小さいため、高集積・大容量メモリ用メモリセ
ルとして優れている。この中でも特に、一つのMISFETと
一つの容量素子とから構成されるメモリセル（以下lTlC
セルと略す）は、構成要素も少なく、セル面積も小さい
ため高集積・大容量メモリ用メモリセルとして今日の主
流となっている。
ル面積が小さいため、高集積・大容量メモリ用メモリセ
ルとして優れている。この中でも特に、一つのMISFETと
一つの容量素子とから構成されるメモリセル（以下lTlC
セルと略す）は、構成要素も少なく、セル面積も小さい
ため高集積・大容量メモリ用メモリセルとして今日の主
流となっている。
ところでメモリの高集積化に伴うメモリセルサイズの
縮小によって、lTlCセル構造における容量素子の基板上
に占める面積が減少してきている。このため蓄積電荷量
が減少し、α線耐性が劣化し、センスアップ感度も悪化
するという問題点がある。この問題点を解決するため、
容量素子の基板上に占める面積は縮小しながらも蓄積電
荷量を減少させない方法として、電荷蓄積半導体電極に
スイッチングトランジスタのソース領域に電気的に接続
された多結晶半導体を用い、この多結晶半導体の表面に
容量絶縁膜を形成し、さらにその上に成長させた多結晶
半導体（セルプレート電極）との間に容量素子を形成す
る方法（スタックトキャパシタ）、あるいは半導体基板
に溝を形成し、この溝の表面に容量素子を形成する方法
（トレンチキャパシタ）等が従来知られている。さらに
メモリセルサイズが縮小された場合に蓄積電荷量を減少
させない方法として、半導体基板に溝を形成し、この溝
の中に前記スタックトキャパシタを形成する方法が知ら
れている。例えば日経マイクロデバイス誌、別冊No.1、
1987年、197〜214頁に、第３図（ａ）に示す構造のトレ
ンチ・スタック併合型メモリセルが報告されている。第
３図（ｂ）は、第３図（ａ）のＢ−Ｂ′切断線における
断面図である。
縮小によって、lTlCセル構造における容量素子の基板上
に占める面積が減少してきている。このため蓄積電荷量
が減少し、α線耐性が劣化し、センスアップ感度も悪化
するという問題点がある。この問題点を解決するため、
容量素子の基板上に占める面積は縮小しながらも蓄積電
荷量を減少させない方法として、電荷蓄積半導体電極に
スイッチングトランジスタのソース領域に電気的に接続
された多結晶半導体を用い、この多結晶半導体の表面に
容量絶縁膜を形成し、さらにその上に成長させた多結晶
半導体（セルプレート電極）との間に容量素子を形成す
る方法（スタックトキャパシタ）、あるいは半導体基板
に溝を形成し、この溝の表面に容量素子を形成する方法
（トレンチキャパシタ）等が従来知られている。さらに
メモリセルサイズが縮小された場合に蓄積電荷量を減少
させない方法として、半導体基板に溝を形成し、この溝
の中に前記スタックトキャパシタを形成する方法が知ら
れている。例えば日経マイクロデバイス誌、別冊No.1、
1987年、197〜214頁に、第３図（ａ）に示す構造のトレ
ンチ・スタック併合型メモリセルが報告されている。第
３図（ｂ）は、第３図（ａ）のＢ−Ｂ′切断線における
断面図である。
第３図（ａ），（ｂ）において、容量素子は素子分離
酸化膜302でシリコン基板301と電気的に分離された構内
に形成されており、電荷蓄積電極303は、ソース領域311
と電気的に接続されている。隣接するセルのスイッチン
グトランジスタのゲート電極となる第２ワード線308
は、セルプレート電極305上に形成された第１層間絶縁
膜306の上に形成されている。図中、304は容量絶縁膜、
307は第１ワード線、309は第２層間絶縁膜、312はドレ
イン領域である。
酸化膜302でシリコン基板301と電気的に分離された構内
に形成されており、電荷蓄積電極303は、ソース領域311
と電気的に接続されている。隣接するセルのスイッチン
グトランジスタのゲート電極となる第２ワード線308
は、セルプレート電極305上に形成された第１層間絶縁
膜306の上に形成されている。図中、304は容量絶縁膜、
307は第１ワード線、309は第２層間絶縁膜、312はドレ
イン領域である。
従来技術によるトレンチ・スタック併合型メモリセル
では、第３図（ａ）に示すように、ビット線310はセル
プレート電極305と第２ワード線308で形成される段差を
乗り越えて配線されなければならない。また第３図
（ｂ）に示すように第２ワード線308は、電荷蓄積電極3
03とセルプレート電極305で形成される段差を乗り越え
て配線されなければならない。ビット線、ワード線は、
従来技術ではフォトリソグフィー技術とリアクティブイ
オンエッチング技術を用いて配線を形成しているが、微
細なパターンを形成する場合に下地の段差が大きいと、
パターンが正確に解像されず段差部分で配線が切れてし
まうことが知られている。従って従来構造では、ビット
線310とワード線308に断線故障が起き易いという問題点
があった。
では、第３図（ａ）に示すように、ビット線310はセル
プレート電極305と第２ワード線308で形成される段差を
乗り越えて配線されなければならない。また第３図
（ｂ）に示すように第２ワード線308は、電荷蓄積電極3
03とセルプレート電極305で形成される段差を乗り越え
て配線されなければならない。ビット線、ワード線は、
従来技術ではフォトリソグフィー技術とリアクティブイ
オンエッチング技術を用いて配線を形成しているが、微
細なパターンを形成する場合に下地の段差が大きいと、
パターンが正確に解像されず段差部分で配線が切れてし
まうことが知られている。従って従来構造では、ビット
線310とワード線308に断線故障が起き易いという問題点
があった。
本発明の目的は、ビット線、ワード線の乗り越えなけ
ればならない段差を低減すること、さらにワード線の形
成方法に選択研磨技術を加えることにより断線故障を低
減できる高集積化に好適な半導体記憶装置およびその製
造方法を提供することにある。
ればならない段差を低減すること、さらにワード線の形
成方法に選択研磨技術を加えることにより断線故障を低
減できる高集積化に好適な半導体記憶装置およびその製
造方法を提供することにある。
本発明は第１のワード線をゲート電極とする一つのMI
SFETと該MISFETに電気的に直列接続される一つの容量素
子とで構成されるメモリセルを、折り返しビット線構成
に適するように複数個配列して構成され、一つのメモリ
セル中に、第１のワード線に平行して形成される第２の
ワード線を含む半導体記憶装置において、前記メモリセ
ルを構成するセルプレート電極に形成された凹部の内部
に、セルプレート電極と層間絶縁膜で絶縁されて前記第
２のワード線が形成されていることを特徴とする半導体
記憶装置と、これを製造する方法、すなわち、 第１のワード線をゲート電極とする一つのMISFETと該
MISFETに電気的に直列接続される一つの容量素子とで構
成されるメモリセルを、折り返しビット線構成に適する
ように複数個配列して構成され、一つのメモリセル中
に、第１のワード線に平行して形成される第２のワード
線を含む半導体記憶装置を製造する方法において、ポリ
シリコン膜をゲート絶縁膜で覆われた半導体基板表面上
及び容量絶縁膜で覆われた電荷蓄積電極上に形成して、
平坦なセルプレート電極形成する工程と、該セルプレー
ト電極の平坦な表面に凹部を形成する工程と、前記セル
プレート電極と第２のワード線とを電気的に分離する層
間絶縁膜を形成した後、ポリシリコン膜を堆積する工程
と、該ポリシリコン膜を選択研磨法により研磨し、前記
凹部に第２のワード線を形成すると共に、基板表面上に
第１のワード線を形成する工程とを含むことを特徴とす
る半導体記憶装置の製造方法である。
SFETと該MISFETに電気的に直列接続される一つの容量素
子とで構成されるメモリセルを、折り返しビット線構成
に適するように複数個配列して構成され、一つのメモリ
セル中に、第１のワード線に平行して形成される第２の
ワード線を含む半導体記憶装置において、前記メモリセ
ルを構成するセルプレート電極に形成された凹部の内部
に、セルプレート電極と層間絶縁膜で絶縁されて前記第
２のワード線が形成されていることを特徴とする半導体
記憶装置と、これを製造する方法、すなわち、 第１のワード線をゲート電極とする一つのMISFETと該
MISFETに電気的に直列接続される一つの容量素子とで構
成されるメモリセルを、折り返しビット線構成に適する
ように複数個配列して構成され、一つのメモリセル中
に、第１のワード線に平行して形成される第２のワード
線を含む半導体記憶装置を製造する方法において、ポリ
シリコン膜をゲート絶縁膜で覆われた半導体基板表面上
及び容量絶縁膜で覆われた電荷蓄積電極上に形成して、
平坦なセルプレート電極形成する工程と、該セルプレー
ト電極の平坦な表面に凹部を形成する工程と、前記セル
プレート電極と第２のワード線とを電気的に分離する層
間絶縁膜を形成した後、ポリシリコン膜を堆積する工程
と、該ポリシリコン膜を選択研磨法により研磨し、前記
凹部に第２のワード線を形成すると共に、基板表面上に
第１のワード線を形成する工程とを含むことを特徴とす
る半導体記憶装置の製造方法である。
本発明の構成をとることにより、ビット線、ワード線
の乗り越えなければならない段差を低減することがで
き、さらに本発明の製造技術を用いてワード線が下地の
段差部分を断線することなく乗り越えられるようになる
ため、従来の構造および製造方法で問題となっていた断
線故障を低減できる。
の乗り越えなければならない段差を低減することがで
き、さらに本発明の製造技術を用いてワード線が下地の
段差部分を断線することなく乗り越えられるようになる
ため、従来の構造および製造方法で問題となっていた断
線故障を低減できる。
〔実施例〕 第１図（ａ）は本発明の一実施例によって形成される
半導体記憶装置の模式的断面図である。第１図（ｂ）は
第１図（ａ）のＡ−Ａ′切断面における断面図である。
MISFETは、シリコン基板101上に第１ワード線107とソー
ス領域111とドレイン領域112とで形成されており、容量
素子は、素子分離酸化膜102でシリコン基板101と電気的
に分離された溝内に形成されており、電荷蓄積電極103
は、ソース領域111と電気的に接続されている。セルプ
レート電極105は、その上表面が平坦になるように形成
されており、その平坦な上表面の一部に凹部が形成され
ている。第２ワード線108は、その凹部の内部にのみ形
成されており、第２ワード線108と前記セルプレート電
極105を電気的に分離している第１層間絶縁膜106の高さ
と、第１ワード線107の高さと、第２ワード線108の高さ
は、同一になっている。
半導体記憶装置の模式的断面図である。第１図（ｂ）は
第１図（ａ）のＡ−Ａ′切断面における断面図である。
MISFETは、シリコン基板101上に第１ワード線107とソー
ス領域111とドレイン領域112とで形成されており、容量
素子は、素子分離酸化膜102でシリコン基板101と電気的
に分離された溝内に形成されており、電荷蓄積電極103
は、ソース領域111と電気的に接続されている。セルプ
レート電極105は、その上表面が平坦になるように形成
されており、その平坦な上表面の一部に凹部が形成され
ている。第２ワード線108は、その凹部の内部にのみ形
成されており、第２ワード線108と前記セルプレート電
極105を電気的に分離している第１層間絶縁膜106の高さ
と、第１ワード線107の高さと、第２ワード線108の高さ
は、同一になっている。
第２図（ａ）〜（ｈ）は、第１図（ａ），（ｂ）に示
す半導体記憶装置の製造工程を示す模式的断面図であ
る。
す半導体記憶装置の製造工程を示す模式的断面図であ
る。
まず第２図（ａ）において、シリコン基板101に通常
のLOCOS法により素子分離酸化膜102を形成する。
のLOCOS法により素子分離酸化膜102を形成する。
次に第２図（ｂ）に示すように、通常のフォトリソグ
ラフィー技術とリアクティブイオンエッチング技術を用
いて、素子分離酸化膜102の上から溝を形成し、溝側面
に酸化膜を形成する。
ラフィー技術とリアクティブイオンエッチング技術を用
いて、素子分離酸化膜102の上から溝を形成し、溝側面
に酸化膜を形成する。
次に第２図（ｃ）に示すように、ソース領域111、電
荷蓄積電極103、容量絶縁膜104を形成した後、ポリシリ
コン膜105′を堆積する。
荷蓄積電極103、容量絶縁膜104を形成した後、ポリシリ
コン膜105′を堆積する。
次に第２図（ｄ）に示すように、ポリシリコン膜10
5′を所期の膜厚になるまで研磨する。このときポリシ
リコン膜105″の上表面は、平坦になる。
5′を所期の膜厚になるまで研磨する。このときポリシ
リコン膜105″の上表面は、平坦になる。
次に第２図（ｅ）に示すように、通常のフォトリソグ
ラフィー技術とリアクティブイオンエッチング技術を用
いて、所期の形状のセルプレート電極105を形成し、第
１層間絶縁膜106を形成した後、そのセルプレート電極1
05の上表面の一部に凹部を形成する。
ラフィー技術とリアクティブイオンエッチング技術を用
いて、所期の形状のセルプレート電極105を形成し、第
１層間絶縁膜106を形成した後、そのセルプレート電極1
05の上表面の一部に凹部を形成する。
次に第２図（ｆ）に示すように、ポリシリコン膜10
7′を堆積する。
7′を堆積する。
次に第２図（ｇ）に示すように、ポリシリコン膜10
7′を選択研磨法により研磨し、前記凹部とセルプレー
ト電極105以外の領域に形成する。前記凹部に形成され
たポリシリコン膜は、第２ワード線108となる。
7′を選択研磨法により研磨し、前記凹部とセルプレー
ト電極105以外の領域に形成する。前記凹部に形成され
たポリシリコン膜は、第２ワード線108となる。
セルプレート電極105以外の領域に形成されたポリシ
リコン膜107″を通常のフォトリソグラフィー技術とリ
アクティブイオンエッチング技術を用いて加工し、第２
図（ｈ）に示すように所期の形状の第１ワード線107を
得る。この後、第２層間絶縁膜109を形成する。
リコン膜107″を通常のフォトリソグラフィー技術とリ
アクティブイオンエッチング技術を用いて加工し、第２
図（ｈ）に示すように所期の形状の第１ワード線107を
得る。この後、第２層間絶縁膜109を形成する。
さらに、ドレイン領域112上の第２層間絶縁膜109を除
去し、ビット線110を形成して、第１図（ａ），（ｂ）
に示した半導体記憶装置を形成する。
去し、ビット線110を形成して、第１図（ａ），（ｂ）
に示した半導体記憶装置を形成する。
以上説明したように本発明のような構造をとることに
より、ビット線110の乗り越えなければならない段差
は、第１図（ａ）に示されるように低減され、ビット線
110における断線故障を低減できる。
より、ビット線110の乗り越えなければならない段差
は、第１図（ａ）に示されるように低減され、ビット線
110における断線故障を低減できる。
さらに本発明のような製造技術を用いることにより、
第２ワード線108は、通常のフォトリソグフラィー技術
とリアクティブイオンエッチング技術ではなく、選択研
磨技術によって形成されるため、下地の段差部分を断線
することなく乗り越えられるようになるため、第２ワー
ド線108における断線故障も低減できる。
第２ワード線108は、通常のフォトリソグフラィー技術
とリアクティブイオンエッチング技術ではなく、選択研
磨技術によって形成されるため、下地の段差部分を断線
することなく乗り越えられるようになるため、第２ワー
ド線108における断線故障も低減できる。
第１図（ａ）は本発明の一実施例によって形成される半
導体記憶装置の模式的断面図、第１図（ｂ）は第１図
（ａ）のＡ−Ａ′切断面における断面図、第２図（ａ）
〜（ｈ）は第１図（ａ），（ｂ）に示す半導体記憶装置
の製造工程を示す模式的断面図、第３図（ａ）は従来の
構造による半導体記憶装置の模式的断面図、第３図
（ｂ）は第３図（ａ）のＢ−Ｂ′切断線における断面図
である。 101……シリコン基板、102……素子分離酸化膜 103……電荷蓄積電極、104……容量絶縁膜 105……セルプレート電極、106……第１層間絶縁膜 107……第１ワード線、108……第２ワード線 109……第２層間絶縁膜、110,110′……ビット線 111……ソース領域、112……ドレイン領域 105′,105″,107′,107″……ポリシリコン膜
導体記憶装置の模式的断面図、第１図（ｂ）は第１図
（ａ）のＡ−Ａ′切断面における断面図、第２図（ａ）
〜（ｈ）は第１図（ａ），（ｂ）に示す半導体記憶装置
の製造工程を示す模式的断面図、第３図（ａ）は従来の
構造による半導体記憶装置の模式的断面図、第３図
（ｂ）は第３図（ａ）のＢ−Ｂ′切断線における断面図
である。 101……シリコン基板、102……素子分離酸化膜 103……電荷蓄積電極、104……容量絶縁膜 105……セルプレート電極、106……第１層間絶縁膜 107……第１ワード線、108……第２ワード線 109……第２層間絶縁膜、110,110′……ビット線 111……ソース領域、112……ドレイン領域 105′,105″,107′,107″……ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｍ 21/88 Ｋ
Claims (2)
- 【請求項１】第１のワード線をゲート電極とする一つの
MISFETと該MISFETに電気的に直列接続される一つの容量
素子とで構成されるメモリセルを、折り返しビット線構
成に適するように複数個配列して構成され、一つのメモ
リセル中に、第１のワード線に平行して形成される第２
のワード線を含む半導体記憶装置において、前記メモリ
セル中に、前記メモリセルを構成するセルプレート電極
に形成された凹部の内部に、セルプレート電極と層間絶
縁膜で絶縁されて前記第２のワード線が形成されている
ことを特徴とする半導体記憶装置。 - 【請求項２】第１のワード線をゲート電極とする一つの
MISFETと該MISFETに電気的に直列接続される一つの容量
素子とで構成されるメモリセルを、折り返しビット線構
成に適するように複数個配列して構成され、一つのメモ
リセル中に、第１のワード線に平行して形成される第２
のワード線を含む半導体記憶装置を製造する方法におい
て、ポリシリコン膜をゲート絶縁膜で覆われた半導体基
板表面上及び容量絶縁膜で覆われた電荷蓄積電極上に形
成して、平坦なセルプレート電極を形成する工程と、該
セルプレート電極の平坦な表面に凹部を形成する工程
と、前記セルプレート電極と第２のワード線とを電気的
に分離する層間絶縁膜を形成した後、ポリシリコン膜を
堆積する工程と、該ポリシリコン膜を選択研磨法により
研磨し、前記凹部に第２のワード線を形成すると共に、
基板表面上に第１のワード線を形成する工程とを含むこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310211A JPH0828471B2 (ja) | 1987-12-07 | 1987-12-07 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310211A JPH0828471B2 (ja) | 1987-12-07 | 1987-12-07 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01150353A JPH01150353A (ja) | 1989-06-13 |
| JPH0828471B2 true JPH0828471B2 (ja) | 1996-03-21 |
Family
ID=18002532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310211A Expired - Lifetime JPH0828471B2 (ja) | 1987-12-07 | 1987-12-07 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828471B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920004028B1 (ko) * | 1989-11-20 | 1992-05-22 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| KR920010919A (ko) * | 1990-11-28 | 1992-06-27 | 김광호 | 고집적 반도체 메모리장치 |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6271557B1 (en) * | 1999-10-05 | 2001-08-07 | Infineon Technologies Ag | Center node for deep trench capacitors |
| US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685426B2 (ja) * | 1986-03-03 | 1994-10-26 | 富士通株式会社 | ダイナミツクランダムアクセスメモリ |
| JPS6396950A (ja) * | 1986-10-13 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1987
- 1987-12-07 JP JP62310211A patent/JPH0828471B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01150353A (ja) | 1989-06-13 |
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