JPH01150353A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH01150353A JPH01150353A JP62310211A JP31021187A JPH01150353A JP H01150353 A JPH01150353 A JP H01150353A JP 62310211 A JP62310211 A JP 62310211A JP 31021187 A JP31021187 A JP 31021187A JP H01150353 A JPH01150353 A JP H01150353A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は第１のワード線をゲート電極とする一つのＭＩ
ＳＦＥＴと該にｌ５ＦＥＴに電気的に直列接続される一
つの容量素子とで構成されるメモリセルを、折り返しビ
ット線構成に適するように複数個配列して構成され、一
つのメモリセル中に、第１のワード線に平行して形成さ
れる第２のワード線を含む半導体記憶装置およびその製
造方法に関するものである。
ＳＦＥＴと該にｌ５ＦＥＴに電気的に直列接続される一
つの容量素子とで構成されるメモリセルを、折り返しビ
ット線構成に適するように複数個配列して構成され、一
つのメモリセル中に、第１のワード線に平行して形成さ
れる第２のワード線を含む半導体記憶装置およびその製
造方法に関するものである。
電荷の形で二進情報を記憶する半導体メモリセルはセル
面積が小さいため、高集積・大容量メモリ用メモリセル
として優れている。この中でも特に、一つのＭＩＳＦＥ
Ｔと一つの容量素子とから構成されるメモリセル（以下
ＩＴＩＣセルと略す）は、構成要素も少なく、セル面積
も小さいため高集積・大容量メモリ用メモリセルとして
今日の主流となっている。
面積が小さいため、高集積・大容量メモリ用メモリセル
として優れている。この中でも特に、一つのＭＩＳＦＥ
Ｔと一つの容量素子とから構成されるメモリセル（以下
ＩＴＩＣセルと略す）は、構成要素も少なく、セル面積
も小さいため高集積・大容量メモリ用メモリセルとして
今日の主流となっている。
ところでメモリの高集積化に伴うメモリセルサイズの縮
小によって、ＩＴＩＣセル構造における容量素子の基板
上に占める面積が減少してきている。
小によって、ＩＴＩＣセル構造における容量素子の基板
上に占める面積が減少してきている。
このため蓄積電荷量が減少し、α線耐性が劣化し、セン
スアンプ感度も悪化するという問題点がある。
スアンプ感度も悪化するという問題点がある。
この問題点を解決するため、容量素子の基板上に占める
面積は縮小しながらも蓄積電荷量を減少させない方法と
して、電荷蓄積半導体電極にスイッチングトランジスタ
のソース領域に電気的に接続された多結晶半導体を用い
、この多結晶半導体の表面に容量絶縁膜を形成し、さら
にその上に成長させた多結晶半導体（セルプレート電極
）との間に容量素子を形成する方法（スタックドキャパ
シタ）、あるいは半導体基板に溝を形成し、この溝の表
面に容量素子を形成する方法（トレンチキャパシタ）等
が従来知られている。さらにメモリセルサイズが縮小さ
れた場合に蓄積電荷量を減少させない方法として、半導
体基板に溝を形成し、この溝の中に前記スタックドキャ
パシタを形成する方法が知られている０例えば日経マイ
クロデバイス誌、別冊Ｎｏ、１．１９８７年、１９７〜
２１４頁に、第３図（ａ）に示す構造のトレンチ・スタ
ック併合型メモリセルが報告されている。第３図（ｂ）
は、第３図（ａ）のＢ−Ｂ’切断線における断面図であ
る。
面積は縮小しながらも蓄積電荷量を減少させない方法と
して、電荷蓄積半導体電極にスイッチングトランジスタ
のソース領域に電気的に接続された多結晶半導体を用い
、この多結晶半導体の表面に容量絶縁膜を形成し、さら
にその上に成長させた多結晶半導体（セルプレート電極
）との間に容量素子を形成する方法（スタックドキャパ
シタ）、あるいは半導体基板に溝を形成し、この溝の表
面に容量素子を形成する方法（トレンチキャパシタ）等
が従来知られている。さらにメモリセルサイズが縮小さ
れた場合に蓄積電荷量を減少させない方法として、半導
体基板に溝を形成し、この溝の中に前記スタックドキャ
パシタを形成する方法が知られている０例えば日経マイ
クロデバイス誌、別冊Ｎｏ、１．１９８７年、１９７〜
２１４頁に、第３図（ａ）に示す構造のトレンチ・スタ
ック併合型メモリセルが報告されている。第３図（ｂ）
は、第３図（ａ）のＢ−Ｂ’切断線における断面図であ
る。
第３図（ａ）、 （ｂ）において、容量素子は素子分離
酸化膜３０２でシリコン基板３０１と電気的に分離され
た溝内に形成されており、電荷蓄積電極３０３は、ソー
ス領域３１１と電気的に接続されている。隣接するセル
のスイッチングトランジスタのゲート電極となる第２ワ
ード線３０８は、セルプレート電極３０５上に形成され
た第１層間絶縁膜３０６の上に形成されている０図中、
３０４は容量絶縁膜、３０７は第１ワード線、３０９は
第２層間絶縁膜、３１２はドレイン領域である。
酸化膜３０２でシリコン基板３０１と電気的に分離され
た溝内に形成されており、電荷蓄積電極３０３は、ソー
ス領域３１１と電気的に接続されている。隣接するセル
のスイッチングトランジスタのゲート電極となる第２ワ
ード線３０８は、セルプレート電極３０５上に形成され
た第１層間絶縁膜３０６の上に形成されている０図中、
３０４は容量絶縁膜、３０７は第１ワード線、３０９は
第２層間絶縁膜、３１２はドレイン領域である。
従来技術によるトレンチ・スタック併合型メモリセルで
は、第３図（ａ）に示すように、ビット線３１０はセル
プレート電極３０５と第２ワード線３０８で形成される
段差を乗り越えて配線されなければならない。また第３
図（ｂ）に示すように第２ワード線３゜８は、電荷蓄積
電極３０３とセルプレート電極３０５で形成される段差
を乗りえて配線されなければならない。ビット線、ワー
ド線は、従来技術ではフォトリソグラフィー技術とりア
クティブイオンエツチング技術を用いて配線を形成して
いる力ｔ、微細なパターンを形成する場合に下地の段差
が大きいと、パターンが正確に解像されず段差部分で配
線が切れてしまうことが知られている。従って従来構造
では、ビット線３１０とワード線３０８に断線故障が起
き易いという問題点があった。
は、第３図（ａ）に示すように、ビット線３１０はセル
プレート電極３０５と第２ワード線３０８で形成される
段差を乗り越えて配線されなければならない。また第３
図（ｂ）に示すように第２ワード線３゜８は、電荷蓄積
電極３０３とセルプレート電極３０５で形成される段差
を乗りえて配線されなければならない。ビット線、ワー
ド線は、従来技術ではフォトリソグラフィー技術とりア
クティブイオンエツチング技術を用いて配線を形成して
いる力ｔ、微細なパターンを形成する場合に下地の段差
が大きいと、パターンが正確に解像されず段差部分で配
線が切れてしまうことが知られている。従って従来構造
では、ビット線３１０とワード線３０８に断線故障が起
き易いという問題点があった。
本発明の目的は、ビット線、ワード線の乗り越えなけれ
ばならない段差を低減すること、さらにワード線の形成
力、法に選択研磨技術を加えることにより断線故障を低
減できる高集積化に好適な半導体記憶装置およびその製
造方法を提供することにある。
ばならない段差を低減すること、さらにワード線の形成
力、法に選択研磨技術を加えることにより断線故障を低
減できる高集積化に好適な半導体記憶装置およびその製
造方法を提供することにある。
本発明は第１のワード線をゲート電極とする一つのＭＩ
ＳＦＥＴと該ＭＩＳＦＥＴに電気的に直列接続される一
つの容量素子とで構成されるメモリセルを、折り返しビ
ット線構成に適するように複数個配列して構成され、一
つのメモリセル中に、第１のワード線に平行して形成さ
れる第２のワード線を含む半導体記憶装置において、前
記メモリセルの一部に形成された凹部の内部に、前記第
２のワード線を形成されていることを特徴とする半導体
記憶装置と、これを製造する方法、すなわち、第１のワ
ード線をゲート電極とするーっのＭＩＳＦＥＴと該ＭＩ
ＳＦＥＴに電気的に直列接続される一つの容量素子とで
構成されるメモリセルを、折り返しビット線構成に適す
るように複数個配列して構成され、一つのメモリセル中
に、第１のワード線に平行して形成される第２のワード
線を含む半導体記憶装置を製造する方法において、平坦
なセルプレート電極を形成する工程と、該セルプレート
電極の平坦な表面の一部に凹部を形成する工程と、前記
セルプレート電極と第２のワード線とを電気的に分離す
る層間絶縁膜を形成した後、ポリシリコン膜を堆積する
工程と、該ポリシリコン膜を選択研磨法により研磨し、
前記凹部とセルプレート電極以外の領域に形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法で
ある。
ＳＦＥＴと該ＭＩＳＦＥＴに電気的に直列接続される一
つの容量素子とで構成されるメモリセルを、折り返しビ
ット線構成に適するように複数個配列して構成され、一
つのメモリセル中に、第１のワード線に平行して形成さ
れる第２のワード線を含む半導体記憶装置において、前
記メモリセルの一部に形成された凹部の内部に、前記第
２のワード線を形成されていることを特徴とする半導体
記憶装置と、これを製造する方法、すなわち、第１のワ
ード線をゲート電極とするーっのＭＩＳＦＥＴと該ＭＩ
ＳＦＥＴに電気的に直列接続される一つの容量素子とで
構成されるメモリセルを、折り返しビット線構成に適す
るように複数個配列して構成され、一つのメモリセル中
に、第１のワード線に平行して形成される第２のワード
線を含む半導体記憶装置を製造する方法において、平坦
なセルプレート電極を形成する工程と、該セルプレート
電極の平坦な表面の一部に凹部を形成する工程と、前記
セルプレート電極と第２のワード線とを電気的に分離す
る層間絶縁膜を形成した後、ポリシリコン膜を堆積する
工程と、該ポリシリコン膜を選択研磨法により研磨し、
前記凹部とセルプレート電極以外の領域に形成する工程
とを含むことを特徴とする半導体記憶装置の製造方法で
ある。
本発明の構造をとることにより、ビット線、ワード線の
乗り越えなければならない段差を低減することができ、
さらに本発明の製造技術を用いてワード線が下地の段差
部分を断線することなく乗り越えられるようになるため
、従来の構造および製造方法で問題となっていた断線故
障を低減できる。
乗り越えなければならない段差を低減することができ、
さらに本発明の製造技術を用いてワード線が下地の段差
部分を断線することなく乗り越えられるようになるため
、従来の構造および製造方法で問題となっていた断線故
障を低減できる。
第１図（ａ）は本発明の一実施例によって形成される半
導体記憶装置の模式的断面図である。第１図（ｂ）は第
１図（ａ）のＡ−Ａ’切断面における断面図である。
導体記憶装置の模式的断面図である。第１図（ｂ）は第
１図（ａ）のＡ−Ａ’切断面における断面図である。
にｌ５ＦＥτは、シリコン基板１０１上に第１ワード線
１０７とソース領域１１１とドレイン領域１１２とで形
成されており、容量素子は、素子分離酸化膜１０２でシ
リコン基板１０１と電気的に分離された溝内に形成され
ており、電荷蓄積電極１０３は、ソース領域１１１と電
気的に接続されている。セルプレート電極１０５は、そ
の上表面が平坦になるように形成されており、その平坦
な上表面の一部に凹部が形成されている。第２ワード線
１０８は、その凹部の内部にのみ形成されており、第２
ワード線ｌｏ８と前記セルプレート電極１０５を電気的
に分離している第１層間絶縁膜１０６の高さと、第１ワ
ード線１０７の高さと。
１０７とソース領域１１１とドレイン領域１１２とで形
成されており、容量素子は、素子分離酸化膜１０２でシ
リコン基板１０１と電気的に分離された溝内に形成され
ており、電荷蓄積電極１０３は、ソース領域１１１と電
気的に接続されている。セルプレート電極１０５は、そ
の上表面が平坦になるように形成されており、その平坦
な上表面の一部に凹部が形成されている。第２ワード線
１０８は、その凹部の内部にのみ形成されており、第２
ワード線ｌｏ８と前記セルプレート電極１０５を電気的
に分離している第１層間絶縁膜１０６の高さと、第１ワ
ード線１０７の高さと。
第２ワード線１０８の高さは、同一になっている。
第２図（ａ）〜■は、第１図（ａ）、（ｂ）に示す半導
体記憶装置の製造工程を示す模式的断面図である。
体記憶装置の製造工程を示す模式的断面図である。
まず第２図（ａ）において、シリコン基板１０１に通常
のＬＯＣＯ３法により素子分離酸化膜１０２を形成する
。
のＬＯＣＯ３法により素子分離酸化膜１０２を形成する
。
次に第２図（ｂ）に示すように、通常のフォトリソグラ
フィー技術とりアクティブイオンエツチング技術を用い
て、素子分離酸化［１０２の上から溝を形成し、溝側面
に酸化膜を形成する。
フィー技術とりアクティブイオンエツチング技術を用い
て、素子分離酸化［１０２の上から溝を形成し、溝側面
に酸化膜を形成する。
次に第２図（ｃ）に示すように、ソース領域１１１、電
荷蓄積電極１０３．容量絶縁膜１０４を形成した後、ポ
リシリコン膜１０５′を堆積する。
荷蓄積電極１０３．容量絶縁膜１０４を形成した後、ポ
リシリコン膜１０５′を堆積する。
次に第２１１（ｄ）に示すように、ポリシリコン膜１０
５′を所期の膜厚になるまで研磨する。このときポリシ
リコン膜１０５′の上表面は、平坦になる。
５′を所期の膜厚になるまで研磨する。このときポリシ
リコン膜１０５′の上表面は、平坦になる。
次に第２図（ｅ）に示すように、通常のフォトリソグラ
フィー技術とりアクティブイオンエツチング技術を用い
て、所期の形状のセルプレート電極１０５を形成し、第
１層間絶縁膜１０６を形成した後、そのセルプレート電
極１０５の上表面の一部に凹部を形成する。
フィー技術とりアクティブイオンエツチング技術を用い
て、所期の形状のセルプレート電極１０５を形成し、第
１層間絶縁膜１０６を形成した後、そのセルプレート電
極１０５の上表面の一部に凹部を形成する。
次に第２図（イ）に示すように、ポリシリコン膜１０７
′を堆積する。
′を堆積する。
次に第２図（２）に示すように、ポリシリコン膜１０７
′を選択研磨法により研磨し、前記凹部とセルプレート
電極１０５以外の領域に形成する。前記凹部に形成され
たポリシリコン膜は、第２ワード線１０８となる。
′を選択研磨法により研磨し、前記凹部とセルプレート
電極１０５以外の領域に形成する。前記凹部に形成され
たポリシリコン膜は、第２ワード線１０８となる。
セルプレート電極１０５以外の領域に形成されたポリシ
リコン膜１０７′を通常のフォトリソグラフィー技術と
りアクティブイオンエツチング技術を用いて加工し、第
２図■に示すように所期の形状の第１ワード線１０７を
得る。この後、第２層間絶縁膜１０９を形成する。
リコン膜１０７′を通常のフォトリソグラフィー技術と
りアクティブイオンエツチング技術を用いて加工し、第
２図■に示すように所期の形状の第１ワード線１０７を
得る。この後、第２層間絶縁膜１０９を形成する。
さらに、ドレイン領域１１２上の第２層間絶縁膜１０９
を除去し、ビット線１１０を形成して、第】１図（ａ）
。
を除去し、ビット線１１０を形成して、第】１図（ａ）
。
（ｂ）に示した半導体記憶装置を形成する。
［発明の効果］
以上説明したように本発明のような構造をとることによ
り、ビット線１１０の乗り越えなければならない段差は
、第１図（ａ）に示されるように低減され、ビット線１
１０における断線故障を低減できる。
り、ビット線１１０の乗り越えなければならない段差は
、第１図（ａ）に示されるように低減され、ビット線１
１０における断線故障を低減できる。
さらに本発明のような製造技術を用いることにより、第
２ワード線１０８は、通常のフォトリソグラフィー技術
とりアクティブイオンエツチング技術ではなく、選択研
磨技術によって形成されるため、下地の段差部分を断線
することなく乗り越えられるようになるため、第２ワー
ド線１０８における断線故障も低減できる。
２ワード線１０８は、通常のフォトリソグラフィー技術
とりアクティブイオンエツチング技術ではなく、選択研
磨技術によって形成されるため、下地の段差部分を断線
することなく乗り越えられるようになるため、第２ワー
ド線１０８における断線故障も低減できる。
第１図（ａ）は本発明の一実施例によって形成される半
導体記憶装置の模式的断面図、第１図（ｂ）は第１図（
ａ）のＡ−Ａ’切断面における断面図、第２図（ａ）〜
■は第１図（ａ）、 （ｂ）に示す半導体記憶装置の製
造工程を示す模式的断面図、第３図（ａ）は従来の構造
による半導体記憶装置の模式的断面図、第３図（ｂ）は
第３図（ａ）のＢ−８’切断線における断面図である。
導体記憶装置の模式的断面図、第１図（ｂ）は第１図（
ａ）のＡ−Ａ’切断面における断面図、第２図（ａ）〜
■は第１図（ａ）、 （ｂ）に示す半導体記憶装置の製
造工程を示す模式的断面図、第３図（ａ）は従来の構造
による半導体記憶装置の模式的断面図、第３図（ｂ）は
第３図（ａ）のＢ−８’切断線における断面図である。
Claims (2)
- （１）第１のワード線をゲート電極とする一つのＭＩＳ
ＦＥＴと該ＭＩＳＦＥＴに電気的に直列接続される一つ
の容量素子とで構成されるメモリセルを、折り返しビッ
ト線構成に適するように複数個配列して構成され、一つ
のメモリセル中に、第１のワード線に平行して形成され
る第２のワード線を含む半導体記憶装置において、前記
メモリセルの一部に形成された凹部の内部に、前記第２
のワード線を形成されていることを特徴とする半導体記
憶装置。 - （２）第１のワード線をゲート電極とする一つのＭＩＳ
ＦＥＴと該ＭＩＳＦＥＴに電気的に直列接続される一つ
の容量素子とで構成されるメモリセルを、折り返しビッ
ト線構成に適するように複数個配列して構成され、一つ
のメモリセル中に、第１のワード線に平行して形成され
る第２のワード線を含む半導体記憶装置を製造する方法
において、平坦なセルプレート電極を形成する工程と、
該セルプレート電極の平坦な表面の一部に凹部を形成す
る工程と、前記セルプレート電極と第２のワード線とを
電気的に分離する層間絶縁膜を形成した後、ポリシリコ
ン膜を堆積する工程と、該ポリシリコン膜を選択研磨法
により研磨し、前記凹部とセルプレート電極以外の領域
に形成する工程とを含むことを特徴とする半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310211A JPH0828471B2 (ja) | 1987-12-07 | 1987-12-07 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62310211A JPH0828471B2 (ja) | 1987-12-07 | 1987-12-07 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01150353A true JPH01150353A (ja) | 1989-06-13 |
| JPH0828471B2 JPH0828471B2 (ja) | 1996-03-21 |
Family
ID=18002532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62310211A Expired - Lifetime JPH0828471B2 (ja) | 1987-12-07 | 1987-12-07 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828471B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2654870A1 (fr) * | 1989-11-20 | 1991-05-24 | Samsung Electronics Co Ltd | Dispositif semi-conducteur, notamment dispositif de memoire a condensateur, et procede pour sa fabrication. |
| JPH0582752A (ja) * | 1990-11-28 | 1993-04-02 | Samsung Electron Co Ltd | 高集積半導体メモリ装置 |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| WO2001026158A3 (en) * | 1999-10-05 | 2001-10-25 | Infineon Technologies Corp | Center storage node for dram trench capacitors |
| WO2002061806A3 (en) * | 2001-01-29 | 2003-09-18 | Monolithic System Tech Inc | Dram cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| US6784048B2 (en) | 1998-08-14 | 2004-08-31 | Monolithic Systems Technology, Inc. | Method of fabricating a DRAM cell having a thin dielectric access transistor and a thick dielectric storage |
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-
1987
- 1987-12-07 JP JP62310211A patent/JPH0828471B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828471B2 (ja) | 1996-03-21 |
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