JPH0582752A - 高集積半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】集積密度が１６Ｍビット以上のＤＲＡＭ装置を
得る。 【構成】素子分離領域IRにトレンチを形成し、このトレ
ンチ内面にＵ字形のフィールド酸化膜２２を形成し、こ
のフィールド酸化膜２２の側壁に沿ってメモリセルのキ
ャパシタを形成し、このキャパシタの形成前後にワード
ライン２４を形成する。 【効果】素子分離領域を縮小でき、１６Ｍビット以上の
ＤＲＡＭセルで要求されるセルキャパシタンスを確保で
きる。また、セルキャパシタのトレンチ内への埋込みに
よりビットライン方向のトポグラフィーが向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高集積半導体メモリ装
置に係り、特に、集積密度が１６Ｍビット以上のＤＲＡ
Ｍ装置に関する。

【０００２】

【従来の技術】近年、半導体メモリ装置の高密度化が急
速に進むにつれ、特にＤＲＡＭにおいては６４Ｍビット
及び２５６Ｍビット級の研究が活発に行われている。こ
のようなＤＲＡＭの急速な高集積化は、チップサイズの
半分以上を占めるメモリセルの高密度化技術の発展に負
うところが大きい。そして、この高密度化を具現するた
めに、メモリセルの縮小のみならず、メモリセル領域で
無視できない面積を占める素子分離領域の縮小が図られ
ている。また、高集積化によるメモリセル面積の縮小に
伴い、メモリセルにおいてできる限り大きいキャパシタ
ンスを確保するために種々の立体構造ＤＲＡＭセルが提
案されている。

【０００３】現在、ＤＲＡＭでは、素子分離領域に LOC
OS法によるフィールド酸化膜を形成して素子分離を行っ
ている。このフィールド酸化膜は、半導体基板の主表面
に約３００〜５００nm程度の厚さで水平に形成される。
一般に素子分離領域の縮小は、素子間の分離距離が短く
なるため分離特性を低下させる。従って、狭い領域で素
子間の分離距離を長くするためには、フィールド酸化膜
を厚く形成してフィールド酸化膜の下面湾曲部を大きく
することによって、実質的な有効分離距離を長くするこ
とができるが、フィールド酸化膜の厚さが厚くなると、
フィールド酸化膜のエッジ付近のバーズビーク（bird’
s beak）現象により素子分離領域が活性領域側に拡張さ
れる問題点があるほか、エッジ付近の半導体基板が応力
を受けて損傷するといった問題点が指摘されている。ま
た、厚いフィールド酸化膜はステップカバレジ（step c
overage)を悪化させる。

【０００４】一方、立体構造ＤＲＡＭセルでは、スタッ
ク型またはトレンチ型のキャパシタが提案され、４Ｍビ
ット及び１６ＭビットのＤＲＡＭに採用されている。例
えば日本国特開昭６２−１９３１６８号公報には、スタ
ック型及びトレンチ型キャパシタの長所・短所をそれぞ
れ指摘しながら、スタック型及びトレンチ型キャパシタ
の短所を防止し、１６ＭビットのＤＲＡＭで要求される
セルキャパシタンスを確保できるＤＲＡＭ装置が開示さ
れている。

【０００５】上記の特許では、通常のスタック型キャパ
シタのストレージ電極が素子分離領域に形成されたトレ
ンチ内に延長され、かつストレージ電極の上部、下部及
び側面部のすべてがセルキャパシタより提供されるよう
に上・下プレート電極を形成することによって十分なキ
ャパシタンスを確保している。従って、従来のトレンチ
型キャパシタが抱えている短所のないスタック型キャパ
シタの構造を取りながらも、高集積化によるスタック型
キャパシタの短所であるセルキャパシタンスの不足を解
決することができる。

【０００６】

【発明が解決しようとする課題】しかし、上記の特許に
あっては、トレンチ周辺部の素子分離領域で前後に隣接
するセルのゲート電極を連結するためのワードラインが
厚いフィールド酸化膜上に形成されるので、ワードライ
ンが配置される領域ほど素子分離領域をさらに確保しな
ければならない。実際、微細なセルを多数配列形成する
場合、素子分離領域の面積は無視できない面積を占める
ようになり、これはＤＲＡＭの高集積化、大容量化を阻
害する要因になっていた。

【０００７】また、厚いフィールド酸化膜上にワードラ
インが積層されるので、ビットライン方向のトポグラフ
ィーを悪化させていた。さらに、上記の特許では、十分
なセルキャパシタンスを確保するためにストレージ電極
の下部に下部プレート電極をさらに具備するので、ドレ
イン拡散部上に形成されるビットラインコンタクトホー
ルの深さがさらに深くなる。これはビットラインコンタ
クトホールのアスペクト比（深さ／直径）を高くするの
で、ビットラインとして提供される金属配線工程を困難
にする。従って、ビットライン抵抗が増加し、このため
高速動作が妨げられる。

【０００８】また、上記の特許では、１６Ｍビット級の
ＤＲＡＭで要求されるセルキャパシタンスを確保できる
が、６４Ｍビットや２５６Ｍビットなどのさらに高密度
を要求するＤＲＡＭでは、高密度に比例してセル面積が
縮小されるので、十分なセルキャパシタンスを確保する
ためにはトレンチをもっと深く形成する必要がある。し
かし、深いトレンチは後続の工程を困難にし、トレンチ
内に形成されるキャパシタの特性を低下させる。

【０００９】従って、本発明の目的は、前述したような
従来の技術の問題点を解決するために、素子分離領域を
縮小することによって高密度高集積化され得る高集積半
導体メモリ装置を提供することである。本発明の他の目
的は、トポグラフィーを向上させ得る高集積半導体メモ
リ装置を提供することである。本発明のさらに他の目的
は、セルキャパシタンスを増大させ得る高集積半導体メ
モリ装置を提供することである。

【００１０】

【課題を解決するための手段】前記目的を達成するため
の本発明の第１接近方式は、素子分離領域のトレンチ内
面にＵ字形のフィールド酸化膜を形成し、このＵ字形の
フィールド酸化膜の内壁に沿って延長された垂直形のワ
ードラインを形成するようにしたものである。すなわ
ち、一伝導型の半導体基板上に、一つのスイッチングト
ランジスタと一つのキャパシタとからなる複数のメモリ
セルを有する高集積半導体メモリ装置において、前記半
導体基板の所定領域に形成されたトレンチと、前記トレ
ンチの内面に形成された素子分離用絶縁膜と、前記素子
分離用絶縁膜に隣接する前記半導体基板の表面近傍に形
成され、前記半導体基板と反対伝導型である前記スイッ
チングトランジスタのソース領域と、前記ソース領域に
隣接する前記半導体基板上に形成された前記スイッチン
グトランジスタのゲート絶縁膜と、前記ゲート絶縁膜に
隣接する前記ソース領域と反対側の前記半導体基板の表
面近傍に形成され、前記ソース領域と同一伝導型である
前記スイッチングトランジスタのドレイン領域と、前記
ゲート絶縁膜上及び前記トレンチ内の前記素子分離絶縁
膜の一側壁に形成されたワードライン導電層と、前記ワ
ードライン導電層上に形成された層間絶縁膜と、前記ゲ
ート絶縁膜上の前記ワードライン導電層上の前記層間絶
縁膜上及び前記ソース領域上並びに前記トレンチ内の前
記ワードライン導電層上の前記層間絶縁膜上に形成さ
れ、前記ソース領域と電気的に接触する前記キャパシタ
の下部電極導電層と、前記下部電極導電層上に形成され
た前記キャパシタの絶縁膜と、前記絶縁膜上に形成され
た前記キャパシタの上部電極導電層とを具備することを
特徴とする。従って、本発明の第１接近方式は、前述し
た従来の日本国特許に比べて素子分離領域を縮小するこ
とができ、ビットライン方向のトポグラフィーを向上さ
せ得る。

【００１１】前記目的を達成するための本発明の第２接
近方式の一実施例は、素子分離領域のトレンチ内面にＵ
字形のフィールド酸化膜を形成し、スイッチングトラン
ジスタのゲート電極から離れたソース領域からＵ字形の
フィールド酸化膜の一側内壁に沿って延長されたストレ
ージ電極を形成し、ソース領域上のストレージ電極の上
部にワードラインを形成するようにしたものである。す
なわち、一伝導型の半導体基板上に、一つのスイッチン
グトランジスタと一つのキャパシタとからなる複数のメ
モリセルを有する高集積半導体メモリ装置において、前
記スイッチングトランジスタが形成される前記半導体基
板上の複数の活性領域と、前記活性領域を互いに電気的
に絶縁させる前記半導体基板上の素子分離領域と、前記
素子分離領域に形成されたトレンチと、前記トレンチの
内面に形成された素子分離用絶縁膜と、前記活性領域を
互いにロー方向に分離する前記トレンチ内の前記素子分
離用絶縁膜に隣接する前記活性領域の前記半導体基板の
表面近傍に形成され、前記半導体基板と反対伝導型であ
る前記スイッチングトランジスタのソース領域と、前記
ソース領域に隣接する前記半導体基板上に形成された前
記スイッチングトランジスタのゲート絶縁膜と、前記ゲ
ート絶縁膜に隣接する前記ソース領域と反対側の前記半
導体基板の表面近傍に形成された前記スイッチングトラ
ンジスタのドレイン領域と、前記ゲート絶縁膜から離れ
た前記ソース領域の前記半導体基板上及び前記活性領域
の周辺部の前記トレンチ内の前記素子分離用絶縁膜の一
側壁に形成された前記キャパシタの下部電極導電層と、
前記下部電極導電層上に形成された前記キャパシタの絶
縁膜と、前記絶縁膜上に形成された前記キャパシタの上
部電極導電層と、前記上部電極導電層上に形成された第
１層間絶縁膜と、前記ゲート絶縁膜上及び前記第１層間
絶縁膜上に形成されコラム方向に延長されたストリップ
状のワードライン導電層と、前記ワードライン導電層上
に形成された第２層間絶縁膜と、前記第２層間絶縁膜上
に形成され表面が概略平坦な表面保護層と、前記表面保
護層上にロー方向に延長され、前記ドレイン領域を互い
に電気的に接触させるストリップ状のビットライン導電
層とを具備することを特徴とする。従って、本発明の第
２接近方式は、上記した第１接近方式に比べて素子分離
領域をさらに縮小させることができ、ビットライン層の
トポグラフィーを向上させ、セルキャパシタンスをさら
に増大させ得る。

【００１２】また、本発明の第２接近方式による他の実
施例は、一伝導型の半導体基板上に、一つのスイッチン
グトランジスタと一つのキャパシタとからなる複数のメ
モリセルを有する高集積半導体メモリ装置において、前
記スイッチングトランジスタが形成される前記半導体基
板上の複数の活性領域と、前記活性領域を互いに電気的
に絶縁させる前記半導体基板上の素子分離領域と、前記
素子分離領域に形成されたトレンチと、前記トレンチの
内面に前記半導体基板の主表面から所定の深さだけ低く
形成され、前記活性領域を互いにロー方向に分離する素
子分離用絶縁膜と、前記トレンチ内の前記素子分離用絶
縁膜に隣接する前記活性領域の前記半導体基板の表面及
び側壁近傍に形成され、前記半導体基板と反対伝導型で
ある前記スイッチングトランジスタのソース領域と、前
記ソース領域に隣接する前記活性領域の前記半導体基板
上に形成された前記スイッチングトランジスタのゲート
絶縁膜と、前記ゲート絶縁膜に隣接する前記ソース領域
と反対側の前記活性領域の前記半導体基板の表面近傍に
形成された前記スイッチングトランジスタのドレイン領
域と、前記活性領域の前記ソース領域が形成された側壁
及び前記活性領域周辺部の前記トレンチ内の前記素子分
離用絶縁膜の一側壁に形成された前記キャパシタの下部
電極導電層と、前記下部電極導電層上及び前記活性領域
の前記ゲート絶縁膜から離れた前記ソース領域の前記半
導体基板上に形成された前記キャパシタの絶縁膜と、前
記絶縁膜上に形成された前記キャパシタの上部電極導電
層と、前記上部電極導電層上に形成された第１層間絶縁
膜と、前記ゲート絶縁膜上及び前記第１層間絶縁膜上に
形成されコラム方向に延長されたストリップ状のワード
ライン導電層と、前記ワードライン導電層上に形成され
た第２層間絶縁膜と、前記第２層間絶縁膜上に形成され
表面が概略平坦な表面保護層と、前記表面保護層上にロ
ー方向に延長され、コラム方向に配列された前記ドレイ
ン領域を互いに電気的に接触させるストリップ状のビッ
トライン導電層とを具備することを特徴とする。従っ
て、本発明の第２接近方式の第２実施例は、上記した第
２接近方式の第１実施例に比べてビットライン方向のト
ポグラフィーをさらに向上させ得る。

【００１３】

【作用】本発明は、従来のトレンチ型キャパシタの短所
に対して優れた長所を有するスタック型キャパシタを、
素子分離領域に形成されたトレンチ内に延長することに
より、スタック型キャパシタの有効面積を、限定された
領域内で最大に確保しながら、隣接するセルのワードラ
インを素子分離領域のトレンチ内壁に垂直に形成する
か、あるいは、セルキャパシタ上に形成することによっ
て、従来のワードラインが占有する素子分離領域を縮小
することができる。従って、集積密度が高くなるほど無
視できない素子分離領域を縮小して、限定された面積内
でのセルの集積密度をさらに向上させ得る。

【００１４】また、本発明は、スタック型キャパシタの
延長される部分を活性領域上に多層で積層させずに、素
子分離領域に形成されたトレンチ内に埋め込ませるよう
にしたので、多層で積層させる方式に比べてステップカ
バレジ（step coverage)が向上し後続の工程が容易にな
る。特に、ビットラインコンタクトホールの段差問題を
解決し得るので金属配線を容易に形成することができ、
かつ、ビットラインの抵抗を低減し得るので高速動作が
可能になる。

【００１５】

【実施例】以下、添付した図面を参照して本発明をより
詳細に説明する。まず本発明を説明する前に、本発明の
理解のために図１を参照して従来のＤＲＡＭ装置を説明
する。図１において、符号１はビットラインが連結され
る信号読出用スイッチングトランジスタのドレイン領
域、２はスイッチングトランジスタを構成するＭＯＳト
ランジスタのゲート酸化膜、３はワードラインを構成す
るポリシリコンで形成されたゲート電極、４はスイッチ
ングトランジスタのソース領域、５はメモリセルのキャ
パシタを構成するＳｉＯ_２ 絶縁膜、６はセルプレート
を形成するポリシリコンで形成された下部プレート電
極、７はセル間分離用厚膜またはフィールド酸化膜、８
は半導体基板、９はポリシリコンで形成されたストレー
ジ電極、１０は層間絶縁膜、１１はセルプレートを形成
するポリシリコンで形成された上部プレート電極であ
る。なお、下部及び上部プレート電極６、１１は、メモ
リセル領域の外部で相互に電気的に接続されている。ま
た、キャパシタは、下部及び上部プレート電極６、１１
とストレージ電極９との間にそれぞれ形成される。

【００１６】このような構成により、セルキャパシタが
トレンチ内に埋め込まれた部分とそれ以外の平面上の部
分からなっており、さらにストレージ電極９の上部、下
部及び側面部のすべてがセルキャパシタになるので、単
純構造のスタック型キャパシタに比べて容量が著しく増
大する。また、基本的にスタック型キャパシタをなして
いるので、従来のトレンチ型キャパシタに見られる漏れ
電流、ソフトエラーなどが低減され得るし、シリコン基
板上にキャパシタ絶縁膜を形成するので、トレンチ型キ
ャパシタ絶縁膜が有する構造的な問題点を解決し得る。

【００１７】しかし、このような従来のＤＲＡＭ装置
は、前後に隣接するメモリセルのゲート電極を連結する
ためにワードラインとして提供される導電性電極３がト
レンチ周辺部のフィールド酸化膜７上に形成されるの
で、素子分離領域の縮小には限界がある。また、厚いフ
ィールド酸化膜７上に導電性電極３が形成されており、
ドレイン領域１上のビッドラインコンタクトホールの周
りに下部及び上部プレート電極６、１１並びにストレー
ジ電極９が積層されているので、ビットライン方向のト
ポグラフィーを悪化させる。従って、ビットライン形成
のための金属配線工程を困難にし、装置の信頼性を低下
させる短所がある。また、前述の装置では、１６Ｍビッ
トのＤＲＡＭでセル面積が一層縮小されるので、要求さ
れるセルキャパシタンスを満たすためにはさらに深いト
レンチを形成しなければならない。深いトレンチは、ト
レンチ内に埋没されるポリシリコンにボイド（void) な
どを生じて電気的特性を低下させ、トレンチ内の副産物
除去の困難性により、均一なキャパシタ絶縁膜の塗布を
困難にさせるので装置の信頼性を低下させる。従って、
このような理由などによりトレンチの深さも制限される
ので、２５６ＭビットのＤＲＡＭで要求されるセルキャ
パシタンスの確保は困難である。

【００１８】次に、本発明について説明する。図２は、
本発明の第１接近方式による高集積半導体メモリ装置の
メモリセル構造の好適な一実施例の平面図、図３は図２
のＡ−Ａ線断面図、図４は図２のＢ−Ｂ線断面図であ
る。

【００１９】図２において、活性領域ARは素子分離領域
IRに取り囲まれて互いに独立している。素子分離領域IR
は、活性領域ARを限定するマスクを用いて、図３及び図
４に示すように、半導体基板２０の主表面２１から例え
ば１〜３μm 程度の深さで蝕刻されてトレンチが形成さ
れている。トレンチの内面には、素子分離用絶縁膜、す
なわち厚いＵ字形のフィールド酸化膜２２が形成されて
いる。２４はポリシリコンより形成されワードラインと
して提供されるワードライン導電層であり、図３に示す
ように、主表面２１上のワードライン導電層すなわちス
イッチングトランジスタのゲート電極２４の下には薄い
ゲート絶縁膜２３が形成されている。前後に隣接するメ
モリセルのワードラインとして提供されるワードライン
導電層２４は、Ｕ字形フィールド酸化膜２２の一側の内
壁に沿って前後方向に延長され垂直に形成されている。
３０は、ワードライン導電層２４を上部導電層と電気的
に絶縁させるためにＳｉＯ_２ のような酸化膜より形成
された層間絶縁膜である。２６はスイッチングトランジ
スタのドレイン領域であり、２８はソース領域である。
半導体基板２０がｐ型シリコン基板であれば、ドレイン
及びソース領域２６、２８は、主表面２１から半導体基
板と反対伝導型すなわちｎ型の不純物がドープされた領
域である。逆に半導体基板２０がｎ型であればｐ型不純
物がドープされた領域である。３１はソース領域２８上
に層間絶縁膜３０を貫通して形成されたコンタクトホー
ルであり、３２はセルキャパシタの下部電極すなわちス
トレージ電極として提供される下部電極導電層である。
下部電極導電層３２はポリシリコンより形成され、コン
タクトホール３１及びコンタクトホール周辺部のおおむ
ね平坦な層間絶縁膜３０上に形成され、トレンチ内に延
長されたＵ字型の層間絶縁膜の一側壁に沿ってその底ま
で延長されている。この下部電極導電層３２は図２の破
線で限定され、斜線で引かれた領域にそれぞれパターニ
ングされて各メモリセル単位に独立している。３４は、
例えば酸化膜、窒化膜またはこれらの膜の積層膜より形
成されるセルキャパシタのキャパシタ絶縁膜である。３
６はポリシリコンより形成され、セルキャパシタの上部
電極として、すなわちプレート電極として提供される上
部電極導電層である。上部電極導電層３６はメモリセル
領域の全面に形成され、図２に示すように、ビットライ
ンコンタクトホール３９を含む開口３７を有している。
３８は SOG膜、 PSG膜、BPSG膜または HTO膜のようなガ
ラス膜であって、おおむね表面が平坦に形成された表面
保護層である。３９はビットラインコンタクトホールで
あって、ドレイン領域２６上の表面保護層３８及び層間
絶縁膜３０を貫通して形成されている。４０は、例えば
Alのような金属より形成され、ビットラインとして提供
される配線であって、ワードライン２４が延長される方
向とは垂直方向に延長されている。

【００２０】以上のように構成した本発明の一実施例で
は、素子分離領域にトレンチを形成し、このトレンチ内
面に沿ってＵ字形のフィールド酸化膜２２を形成し、こ
のＵ字形のフィールド酸化膜２２の一側内壁に沿って前
後方向に延長された隣接セルのワードライン２４を形成
することによって、ビットライン方向のトポグラフィー
を害することなくワードラインを垂直に形成することが
できる。従って、従来の半導体基板の主表面に形成され
たフィールド酸化膜上に隣接セルのワードラインを形成
する場合に比べてロー（row)方向の素子分離領域をさら
に縮小することができる。また、コラム（column）方向
の素子分離領域にもトレンチを形成しこのトレンチ内面
にＵ字形のフィールド酸化膜を形成することによって、
コラム方向の活性領域間の有効距離を、従来の水平フィ
ールド酸化膜を形成した場合に比べて同等以上に維持し
ながらも、従来よりコラム方向の素子分離領域をさらに
縮小することができる。

【００２１】従って、ＤＲＡＭのような半導体メモリ装
置の高密度化、高信頼性及び大容量化の向上が図られ
る。しかし、前述した構成では、集積密度が高くなるほ
どセル面積が同程度縮小されるので、要求されるセルキ
ャパシタンスを確保するためにはトレンチをもっと深く
形成しなければならないが、トレンチを深くすると、工
程上の困難性及びその深さの限界のため、６４Ｍビット
以上のＤＲＡＭの具現は困難である。

【００２２】前述した本発明の第１接近方式による高集
積半導体メモリ装置は次の一連の工程順序により製造さ
れる。 (1)ｐ型半導体基板２０に酸化膜、窒化膜を順次積層
し、酸化膜と窒化膜をパターニングして素子分離領域IR
に１〜３μm の深さのトレンチを形成する。 (2)トレンチ内面に５０〜１５０nm程度の厚さを有する
フィールド酸化膜２２を熱酸化法またはＣＶＤ法により
形成する。 (3)半導体基板上の残存酸化膜と窒化膜を除去し、全表
面に薄いゲート絶縁膜２３を熱酸化法またはＣＶＤ法に
より形成する。 (4)ゲート絶縁膜２３上にＣＶＤ法でポリシリコンを堆
積し、この堆積されたポリシンコン層をパターニングし
てワードライン導電層２４を形成する。 (5)ワードライン導電層２４をイオン注入マスクとして
用いて活性領域ARの半導体基板の主表面２１の近傍にｎ
型不純物をイオン注入する。 (6)半導体基板２０にドライブインを施してスイッチン
グトランジスタのドレイン及びソース領域２６、２８を
形成する。 (7)全表面に層間絶縁膜３０をＣＶＤ法により形成す
る。 (8)ソース領域２８上の層間絶縁膜３０にコンタクトホ
ール３１を形成する。 (9)全表面にポリシリコンをＣＶＤ法により堆積し、こ
の堆積されたポリシリコン層をパターニングしてキャパ
シタの下部電極導電層３２を形成する。 (10)下部電極導電層３２上にキャパシタ絶縁膜３４を形
成する。 (11)キャパシタ絶縁膜３４上にポリシリコンをＣＶＤ法
により堆積し、このポリシリコン層をパターニングして
開口３７を形成してキャパシタの上部電極導電層３６を
形成する。 (12)BPSG膜または SOG膜のようなガラス膜をＣＶＤ法に
より堆積し表面をおおむね平坦にして表面保護層３８を
形成する。 (13)ドレイン領域２６上の表面保護層３８及び層間絶縁
膜３０を貫通するビットラインコンタクトホールを形成
する。 (14)Alのような金属薄膜をスパッタ法またはＣＶＤ法に
より堆積しパターニングしてビットライン４０を形成す
る。

【００２３】図５〜図９には、本発明の第２接近方式に
よる好適な一実施例が示されており、これは、前述した
本発明の第１接近方式による実施例に比べてセルキャパ
シタの有効面積をさらに増大させたものである。すなわ
ち、図５に示すように、図２に示した第１接近方式に比
べてコラム方向の素子分離領域IRはさらに縮小され、ロ
ー方向の素子分離領域IRは若干拡張されている。本実施
例では、キャパシタのストレージ電極として提供される
下部電極導電層１３２は、図６ないし図９に示すよう
に、コラム方向のＵ字形フィールド酸化膜１２２の一側
の内壁だけでなく、ロー方向のＵ字形フィールド酸化膜
１２２の一側の内壁の表面上にも延長され形成されてい
る。そして、半導体基板１２０の主表面１２１上には、
ワードライン導電層１２４すなわちスイッチングトラン
ジスタのゲート電極１２４から離れたソース領域１２８
上にのみストレージ電極１３２が存する。すなわち、活
性領域ARでは、ストレージ電極１３２がソース領域１２
８の半導体基板１２０の主表面１２１上に直接形成され
るので、図２に示したコンタクトホール３１の形成を必
要とせず、ビットライン方向のトポグラフィーをさらに
向上させ得る。前後に隣接するメモリセルのワードライ
ン１２４は、プレート電極１３６上に酸化膜のような絶
縁膜１２９を介して形成されている。図５において、破
線で限定されたプレート電極１３６の開口１３７は、図
２に示した開口３７より長方形にさらに大きくなってい
る。図５の１２９ａは、プレート電極１３６とワードラ
インとして提供されるワードライン導電層１２４を電気
的に絶縁させるための絶縁膜１２９に形成された開口で
ある。

【００２４】このような本発明の第２接近方式による高
集積半導体メモリ装置は、次の工程順序により製造され
る。 (1)半導体基板１２０上に酸化膜及び窒化膜を堆積し、
写真蝕刻法により素子分離領域IR上の窒化膜及び酸化膜
を除去して活性領域ARを限定する。 (2)残存する窒化膜及び酸化膜を蝕刻マスクとして用い
て、半導体基板１２０を主表面１２１から１〜３μm の
深さで蝕刻して素子分離領域IRにトレンチを形成する。 (3)トレンチ内面に５０〜１５０nm程度の厚さを有する
Ｕ字形のフィールド酸化膜１２２を熱酸化法またはＣＶ
Ｄ法により形成する。 (4)残存酸化膜と窒化膜を除去した後、不純物がドープ
されたポリシリコンを堆積し、このポリシリコン層を写
真蝕刻法でパターニングしてストレージ電極として提供
される下部電極導電層１３２を形成する。 (5)酸化膜のような薄膜の絶縁膜１３４を下部電極導電
層１３２の表面に形成し、この絶縁膜１３４上に不純物
がドープされたポリシリコンを堆積し、これを写真蝕刻
法でパターニングしてプレート電極として提供される上
部電極導電層１３６を形成する。 (6)全表面に酸化膜のような第１層間絶縁膜１２９を形
成し、写真蝕刻法によりこの第１層間絶縁膜１２９に開
口１２９ａを形成する。 (7)開口１２９ａ内に露出された半導体基板１２０の主
表面上にゲート絶縁膜１２３を形成する。 (8)全表面に不純物のドープされたポリシリコンを堆積
し、このポリシリコン層を写真蝕刻法でパターニングし
てワードラインとして提供されるワードライン導電層１
２４を形成する。 (9)ワードライン導電層１２４及び第１層間絶縁膜１２
９をイオン注入マスクとして用いて活性領域ARの半導体
基板１２０の主表面１２１下にｎ型不純物をイオン注入
する。 (10)半導体基板１２０にドライブインを施してドレイン
及びソース領域１２６，１２８を形成する。この時、下
部電極導電層１３２のポリシリコン内の不純物が半導体
基板１２０の主表面１２１の下に拡散（down-doped）さ
れ、前記工程(9)においてイオン注入された領域と共に
ソース領域１２８が形成される。 (11)全表面に第２層間絶縁膜１３０を形成し、この第２
層間絶縁膜１３０上に表面がおおむね平坦な表面保護層
１３８を形成する。 (12)表面保護層１３８及び第２層間絶縁膜１３０を貫通
してドレイン領域１２６の半導体基板１２０の主表面１
２１が露出されるようにビットラインコンタクトホール
１３９を形成する。 (13)Alのような金属でビットライン１４０を形成する。

【００２５】以上のような本発明の第２接近方式の一実
施例では、前述した第１接近方式の一実施例に比べて同
一キャパシタンスの場合にはトレンチの深さをより薄く
形成することができ、トレンチの深さを同一にする場合
には約２〜３倍のキャパシタンスを得ることができる。
また、ビットライン方向に対して、ビットラインコンタ
クト付近の段差が著しく減少されるので、ビットライン
形成工程が容易になる。従って、６４Ｍビット及び２５
６Ｍビット以上のＤＲＡＭ装置で要求されるセルキャパ
シタンスを確保することができる。

【００２６】図１０は、本発明の第２接近方式による他
の実施例の平面図、図１１は図１０のＡ−Ａ線断面図、
図１２は図１０のＢ−Ｂ線断面図、図１３は図１０のＣ
−Ｃ線断面図、図１４はこの第２実施例のストレージ電
極の斜視図である。この第２実施例では、前述した第２
接近方式による第１実施例より素子分離領域付近での段
差を縮小することができる。すなわち、ソース領域とス
トレージ電極との接触部をトレンチの側壁に形成するこ
とによって半導体基板１２０の主表面１２１上のストレ
ージ電極部分を除去することができ、ストレージ電極の
厚さだけ段差を縮小することができる。

【００２７】このような第２実施例の高集積半導体メモ
リ装置を製造するための工程順序は、前述した本発明の
第２接近方式による第１実施例の製造工程中、工程(3)
と工程(4) を次の工程に置き換えることにより達成され
る。 (14)Ｕ字形のフィールド酸化膜１２２内に、半導体基板
１２０の主表面１２１より０．３〜０．５μm 程度低
く、フィールド酸化膜１２２と蝕刻選択比が異なる物
質、例えば SOG膜などを埋め込む。 (15)写真蝕刻工程を用いてコラム方向に延長されるＵ字
形フィールド酸化膜１２２のみを蝕刻して SOG膜深さの
Ｕ字形フィールド酸化膜１２２を残す。 (16) SOG膜を除去してポリシリコンを堆積し、この堆積
されたポリシリコン層をパターニングしてキャパシタの
ストリッジ電極として提供される下部電極導電層１３２
ａを形成する。 (17)上部電極導電層１３６を形成するためのパターンの
逆パターンを形成し、この逆パターンをイオン注入マス
クとして用いて、露出された活性領域にｎ型不純物をイ
オン注入してソース領域１２８の一部を予め形成する。

【００２８】

【発明の効果】以上のように本発明によれば、素子分離
領域を縮小することができ、ビットライン方向のトポグ
ラフィーの向上及びセルキャパシタンスの増大が図られ
る。

【図面の簡単な説明】

【図１】素子分離領域にトレンチを有する従来の半導体
メモリ装置のメモリセル構造の一例を示す垂直断面図で
ある。

【図２】本発明の第１接近方式による高集積半導体メモ
リ装置のメモリセル構造の一実施例を示す平面図であ
る。

【図３】図２のＡ−Ａ線断面図である。

【図４】図２のＢ−Ｂ線断面図である。

【図５】本発明の第２接近方式による高集積半導体メモ
リ装置のメモリセル構造の一実施例を示す平面図であ
る。

【図６】図５のＡ−Ａ線断面図である。

【図７】図５のＢ−Ｂ線断面図である。

【図８】図５のＣ−Ｃ線断面図である。

【図９】図６ないし図８に示すストレージ電極の斜視図
である。

【図１０】本発明の第２接近方式による高集積半導体メ
モリ装置のメモリセル構造の他の実施例を示す平面図で
ある。

【図１１】図１０のＡ−Ａ線断面図である。

【図１２】図１０のＢ−Ｂ線断面図である。

【図１３】図１０のＣ−Ｃ線断面図である。

【図１４】図１１ないし図１３に示すストレージ電極の
斜視図である。

【符号の説明】

AR…活性領域 IR…素子分離領域 ２０、１２０…半導体基板 ２１、１２１…主表面 ２２、１２２…素子分離絶縁膜 ２３、１２３…ゲート絶縁膜 ２４、１２４…ワードライン導電層 ２６、１２６…ドレイン領域 ２８、１２８…ソース領域 ３０…層間絶縁膜 ３２、１３２、１３２ａ…下部電極導電層 ３４、１３４…キャパシタ絶縁膜 ３６、１３６…上部電極導電層 ３７、１３７…開口 ３８、１３８…表面保護層 ３９、１３９…ビットラインコンタクトホール ４０、１４０…ビットライン導電層 １２９…第１層間絶縁膜 １２９ａ…開口 １３０…第２層間絶縁膜

Claims (13)

【特許請求の範囲】
1. 【請求項１】一伝導型の半導体基板上に、一つのスイッ
   チングトランジスタと一つのキャパシタとからなる複数
   のメモリセルを有する高集積半導体メモリ装置におい
   て、 前記半導体基板の所定領域に形成されたトレンチと、 前記トレンチの内面に形成された素子分離用絶縁膜と、 前記素子分離用絶縁膜に隣接する前記半導体基板の表面
   近傍に形成され、前記半導体基板と反対伝導型である前
   記スイッチングトランジスタのソース領域と、 前記ソース領域に隣接する前記半導体基板上に形成され
   た前記スイッチングトランジスタのゲート絶縁膜と、 前記ゲート絶縁膜に隣接する前記ソース領域と反対側の
   前記半導体基板の表面近傍に形成され、前記ソース領域
   と同一伝導型である前記スイッチングトランジスタのド
   レイン領域と、 前記ゲート絶縁膜上及び前記トレンチ内の前記素子分離
   絶縁膜の一側壁に形成されたワードライン導電層と、 前記ワードライン導電層上に形成された層間絶縁膜と、 前記ゲート絶縁膜上の前記ワードライン導電層上の前記
   層間絶縁膜上及び前記ソース領域上並びに前記トレンチ
   内の前記ワードライン導電層上の前記層間絶縁膜上に形
   成され、前記ソース領域と電気的に接触する前記キャパ
   シタの下部電極導電層と、 前記下部電極導電層上に形成された前記キャパシタの絶
   縁膜と、 前記絶縁膜上に形成された前記キャパシタの上部電極導
   電層と、 を具備することを特徴とする高集積半導体メモリ装置。
2. 【請求項２】前記トレンチの深さは１〜３μm 程度であ
   ることを特徴とする請求項１記載の高集積半導体メモリ
   装置。
3. 【請求項３】前記素子分離用絶縁膜の厚さは５０〜１５
   ０nm程度であることを特徴とする請求項１記載の高集積
   半導体メモリ装置。
4. 【請求項４】前記ワードライン導電層、前記下部電極導
   電層及び前記上部電極導電層はポリシリコンであること
   を特徴とする請求項１記載の高集積半導体メモリ装置。
5. 【請求項５】一伝導型の半導体基板上に、一つのスイッ
   チングトランジスタと一つのキャパシタとからなる複数
   のメモリセルを有する高集積半導体メモリ装置におい
   て、 前記スイッチングトランジスタが形成される前記半導体
   基板上の複数の活性領域と、 前記活性領域を互いに電気的に絶縁させる前記半導体基
   板上の素子分離領域と、 前記素子分離領域に形成されたトレンチと、 前記トレンチの内面に形成された素子分離用絶縁膜と、 前記活性領域を互いにロー方向に分離する前記トレンチ
   内の前記素子分離用絶縁膜に隣接する前記活性領域の前
   記半導体基板の表面近傍に形成され、前記半導体基板と
   反対伝導型である前記スイッチングトランジスタのソー
   ス領域と、 前記ソース領域に隣接する前記半導体基板上に形成され
   た前記スイッチングトランジスタのゲート絶縁膜と、 前記ゲート絶縁膜に隣接する前記ソース領域と反対側の
   前記半導体基板の表面近傍に形成された前記スイッチン
   グトランジスタのドレイン領域と、 前記ゲート絶縁膜から離れた前記ソース領域の前記半導
   体基板上及び前記活性領域の周辺部の前記トレンチ内の
   前記素子分離用絶縁膜の一側壁に形成された前記キャパ
   シタの下部電極導電層と、 前記下部電極導電層上に形成された前記キャパシタの絶
   縁膜と、 前記絶縁膜上に形成された前記キャパシタの上部電極導
   電層と、 前記上部電極導電層上に形成された第１層間絶縁膜と、 前記ゲート絶縁膜上及び前記第１層間絶縁膜上に形成さ
   れコラム方向に延長されたストリップ状のワードライン
   導電層と、 前記ワードライン導電層上に形成された第２層間絶縁膜
   と、 前記第２層間絶縁膜上に形成され表面が概略平坦な表面
   保護層と、 前記表面保護層上にロー方向に延長され、前記ドレイン
   領域を互いに電気的に接触させるストリップ状のビット
   ライン導電層と、 を具備することを特徴とする高集積半導体メモリ装置。
6. 【請求項６】前記トレンチの深さは１〜３μm 程度であ
   ることを特徴とする請求項５記載の高集積半導体メモリ
   装置。
7. 【請求項７】前記素子分離用絶縁膜の厚さは５０〜１５
   ０nm程度であることを特徴とする請求項５記載の高集積
   半導体メモリ装置。
8. 【請求項８】前記下部電極導電層、前記上部電極導電層
   及びワードライン導電層はポリシリコンであることを特
   徴とする請求項５記載の高集積半導体メモリ装置。
9. 【請求項９】一伝導型の半導体基板上に、一つのスイッ
   チングトランジスタと一つのキャパシタとからなる複数
   のメモリセルを有する高集積半導体メモリ装置におい
   て、 前記スイッチングトランジスタが形成される前記半導体
   基板上の複数の活性領域と、 前記活性領域を互いに電気的に絶縁させる前記半導体基
   板上の素子分離領域と、 前記素子分離領域に形成されたトレンチと、 前記トレンチの内面に前記半導体基板の主表面から所定
   の深さだけ低く形成され、前記活性領域を互いにロー方
   向に分離する素子分離用絶縁膜と、 前記トレンチ内の前記素子分離用絶縁膜に隣接する前記
   活性領域の前記半導体基板の表面及び側壁近傍に形成さ
   れ、前記半導体基板と反対伝導型である前記スイッチン
   グトランジスタのソース領域と、 前記ソース領域に隣接する前記活性領域の前記半導体基
   板上に形成された前記スイッチングトランジスタのゲー
   ト絶縁膜と、 前記ゲート絶縁膜に隣接する前記ソース領域と反対側の
   前記活性領域の前記半導体基板の表面近傍に形成された
   前記スイッチングトランジスタのドレイン領域と、 前記活性領域の前記ソース領域が形成された側壁及び前
   記活性領域周辺部の前記トレンチ内の前記素子分離用絶
   縁膜の一側壁に形成された前記キャパシタの下部電極導
   電層と、 前記下部電極導電層上及び前記活性領域の前記ゲート絶
   縁膜から離れた前記ソース領域の前記半導体基板上に形
   成された前記キャパシタの絶縁膜と、 前記絶縁膜上に形成された前記キャパシタの上部電極導
   電層と、 前記上部電極導電層上に形成された第１層間絶縁膜と、 前記ゲート絶縁膜上及び前記第１層間絶縁膜上に形成さ
   れコラム方向に延長されたストリップ状のワードライン
   導電層と、 前記ワードライン導電層上に形成された第２層間絶縁膜
   と、 前記第２層間絶縁膜上に形成され表面が概略平坦な表面
   保護層と、 前記表面保護層上にロー方向に延長され、コラム方向に
   配列された前記ドレイン領域を互いに電気的に接触させ
   るストリップ状のビットライン導電層と、 を具備することを特徴とする高集積半導体メモリ装置。
10. 【請求項１０】前記トレンチの深さは１〜３μm 程度で
    あることを特徴とする請求項９記載の高集積半導体メモ
    リ装置。
11. 【請求項１１】前記素子分離用絶縁膜の厚さは５０〜１
    ５０nm程度であることを特徴とする請求項９記載の高集
    積半導体メモリ装置。
12. 【請求項１２】前記半導体基板の主表面からの所定の深
    さは０．３〜０．５μm 程度であることを特徴とする請
    求項９記載の高集積半導体メモリ装置。
13. 【請求項１３】前記下部電極導電層、前記上部電極導電
    層及び前記ワードライン導電層はポリシリコンであるこ
    とを特徴とする請求項９記載の高集積半導体メモリ装
    置。