JPH02100357A

JPH02100357A - 半導体記憶装置の製造方法

Info

Publication number: JPH02100357A
Application number: JP63252685A
Authority: JP
Inventors: Kaoru Narita; 薫成田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-10-06
Filing date: 1988-10-06
Publication date: 1990-04-12
Anticipated expiration: 2013-07-02
Also published as: JP2770343B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体記憶装置の製造方法に関し、特に、清
スタック型キャパシタを有する１トランジスタ１メモリ
セル型の半導体記憶装置の製造方法に関する。

［従来の技術］１トランジスタ型のダイナミックメモリにおいては、情
報を蓄積するキャパシタの大容量化が重要な課題である
が、各種タイプのキャパシタのうち溝スタック型のもの
は、■半導体基体内に電荷を蓄積するものではないので
ソフトエラーに対して耐性が大きい、■講の深さを深く
することにより大面積を消費すことなく容量を増加させ
ることができる、等の利点があるので注目されている。

而して、従来の溝スタック型キャパシタの製造方法は、
第４図（ａ）〜（ｄ）に示す工程をとるものであった。

即ち、第４図（ａ）に示すように、半導体基体４００に
公知のドライエツチング法を用いて清を形成し、溝側壁
を含む半導体基体４００の全表面にシリコン酸化膜４０
１を形成し、次に、フォトレジスト４０３で被覆し、こ
のフォトレジストに対してパターニングを行う。続いて
、このフォトレジスト４０３をマスクとしてシリコン酸
化膜４０１にエツチングを施して、セルコンタクト部４
１５となるべき半導体基体の表面を露出させた後、フォ
トレジスト４０３を除去する［第４図（ｂ）］、次に、
全面に多結晶シリコンを形成し、これに不純物を高濃度
にドープしてからこれをパターニングし、電荷蓄積電極
４０６を形成する。この時同時に半導体基体４００のセ
ルコンタクト部４１５にｎ＋拡散層４０７が形成される
［第４図（Ｃ）］。さらに、電荷蓄積電極４０６の表面
に誘電体膜４０８を形成し、その上に多結晶シリコン層
を堆積してセルプレート４０９を形成する。

［発明が解決しようとする問題点］上述した従来の容量部に溝スタック型キャパシタを用い
た１トランジスタ型メモリセルの製造方法は、セルコン
タクト部を形成する方法としてフォトリソグラフ法を用
いているものであるので、微細化が進むにつれ、厳しい
目合せ精度が必要となり、高密度化に対しては不利であ
る。また、従来の方法では、溝の深さが深くなるにつれ
、溝内にフォトレジストを充填する際に、ボイドが発生
しやすくなり、さらに、フォトレジストを除去するとき
には、これを完全に除去することが困難となる、という
問題が生じる。

［問題を解決するための手段コ本発明による、溝スタック型キャパシタを有する半導体
記憶装置の製造方法は、次の諸工程を有する。即ち、半
導体基体上に窒化シリコン膜等を用いた第１のマスク材
膜を被着しこれにパターニングを施して第１のマスクを
形成し、これをマスクとして半導体基体に等方性エツチ
ングを施して一定量のサイドエッチ部を有する第１の溝
を形成する。次に、全面に、窒化シリコン膜等を用いた
第２のマスク材膜を被着し、続いてこの第２のマスク材
膜のうち、サイドエッチ部に付着した部分を除いて他の
部分をエツチング除去して第２のマスクを形成する。こ
の第２のマスクと第１のマスクとをエツチングマスクと
して、半導体基体に深くエツチングを施して第２の溝を
形成する。この第２の溝の底面と側面に酸化膜を形成し
た後、第１および第２のマスクを除去する。続いて、全
面に多結晶シリコン膜を被着しこれに高濃度に不純物を
ドープし、これにパターニングを施して前記サイドエッ
チ部で半導体基体と接触する電荷蓄積電極を形成する。

次に、この電荷蓄積電極の表面に誘電体膜を形成し、然
る後、この誘電体膜の表面にセルプレートとなる多結晶
シリコン層を堆積する。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｋ）は、本発明の一実施例の工程順を
示す断面図である。この実施例においては、まず、第１
図（ａ）に示すように、半導体基体１００上にシリコン
酸化１１１０１及び第１のシリコン窒化膜１０２を付着
する。次に、第１図（ｂ）に示すように、パターニング
したフォトレジスト１０３をマスクとして、第１のシリ
コン窒化膜１０２及びシリコン酸化膜１０１をパターニ
ングする０次いで、第１図（ｃ）に示すように、第１の
シリコン窒化膜１０２をマスクとして、シリコン基体１
００に等方性のドライエツチングを施して、適当な量（
約２０００人）のサイドエッチ部を有する溝を形成する
０次に、第１図（ｄ）に示すように、第２のシリコン窒
化膜１０４を全面に付着し、続いて、第１図（ｅ）に示
すように、第２のシリコン窒化膜１０４のうち、サイド
エッチ部に付着した部分を残し、溝底部に付着した部分
をドライエツチング法により除去し、異方性ドライエツ
チング法により、半導体基体１００に溝を形成する。次
に、第１図（ｆ）に示すように、講の底面及び側面に酸
化膜１０５を形成し、続いて第１図（ｇ）に示すように
、第１及び第２のシリコン窒化膜１０２．１０４をウェ
ットエツチング法により除去する。次いで、第１図（ｈ
）に示すように、電荷蓄積電極となる多結晶シリコン層
１０６′を全面に付着した後、この多結晶シリコン層に
リンを拡散し、同時に、半導体基体１００にｎ＋拡散層
１０７を形成する。この工程によって、セルファライン
的にセルコンタクト〈電荷蓄績電極−ｎ＋拡散層）が形
成できる。次に、第１図（ｉ＞に示すように、異方性の
全面ドライエツチングを行い、多結晶シリコン層を溝内
壁部分のみに残すことにより、電荷蓄積電極１０６を形
成する。その後、第１図（ｊ）に示すように、電荷蓄積
電極１０６上に誘電体膜１０８を形成し、その上にセル
プレートとなる多結晶シリコン層１０９′を全面に付着
し、さらにその表面を酸化してシリコン酸化膜１１０を
形成する。続いて、溝埋込み多結晶シリコン１１１を溝
内を含む全表面に付着し、然る後、シリコン酸化ｐＡ１
１０をストッパーとして多結晶シリコン１１１に全面的
エツチングを施して、溝内のみに溝埋込み多結晶シリコ
ン１１１を残す８次に、多結晶シリコン層１０９′にフ
ォトエツチングを施して、七ルブレー１〜１０９を形成
して、講スタックキャパシタは完成する。

その後は、通常のプロセスにより、第１図（ｋ）に示す
ワード線導電層１１３、眉間絶縁膜及びディジット線導
電層１１４等を形成する。なお、第１図（ａ）〜（ｊ＞
において省略していた第１図（ｋ）に示す素子分離絶縁
膜１１２は、通常のプロセスによりキャパシタ形成工程
以前に形成されていたものである。

第２図は、この実施例に従って製造された半導体記憶装
置の平面図である。同図のＡ−Ｂ線断面部分の製造工程
を示すものが第１図（ａ）〜（ｊ）であり、また、第２
図のＡ−Ｃ線断面図が第１図（ｋ）である。第２図に示
されるように、この半導体記憶装置では、縦方向にワー
ド線導電層２１３が、そして、横方向にディジット線導
電層２１４が延在している。先に説明した工程により形
成された講スタックキャパシタ２０６は５半導体基体表
面を覆うセルプレー１〜２０９と接続されている。そし
て、素子分離絶縁膜２１２が形成されておらず、かつ、
セルプレート２０９に窓明けされた部分において、ワー
ド線導電層２１３をゲート電極とするＭＯ８＋−ランジ
スタが形成されており、また、ディジット線導電層２１
４は、この部分のコンタクト２１５において半導体基体
と接触している。

次に、第３図＜ａ）〜（ｃ）を参照して本発明の他の実
施例について説明する。第３図において第１図の部分と
共通する部分には、下２桁が共通する番号が付せられて
いる。この実施例は、先の実施例における第１図（ａ）
〜（ｅ）までの工程は同様であるが、その後の工程が異
なる。第１図（ｅ）の後、この実施例においては、溝底
部にイオン注入を行い、埋込み型セルプレート（ｎ＋拡
散層）３０９を形成する。先の実施例と同様に溝内にシ
リコン酸化膜を形成してからシリコン窒化膜を除去する
［第３図（ａ）］。次に、先の実施例と同様の方法を用
・い電荷蓄積電極３０６を形成し、誘電体Ｉｌ！３０８
を形成した後、セルプレー１〜電極となる多結晶シリコ
ン層を全面に付着し、このシリコン層に対して全面的異
方性エツチングを行い、セルプレート３１１を形成し、
その俊講底部の酸化膜を除去する［第３図（ｂ）］。次
に、溝を多結晶シリコン（埋込み電極）で埋め込み、セ
ルプレート電極３１１と埋込み型セルプレー１−３０９
とを導通させて、全体を埋込み型セルプレート３０９と
する。この埋込み型セルプレート３０９の上表面を酸化
してシリコン酸化膜を形成した後、ワード線導電層３１
３を形成し、最終的には、第３図（ｃ）に示した装置が
形成される。この実施例において、全部の埋込み型セル
プレートは、半導体基体３００内に形成された拡散層に
よって互に接続されている。

なお、基体内の埋込み型セルプレートは、製造工程初期
の段階で半導体基板表面に埋込み層を設け、その上にエ
ピタキシャル層を形成することによって形成してもよい
。

このように、本実施例は、セルプレートが基体表面に延
在している第１図のものとは異なって、セルプレートが
半導体基体内および溝内に形成されたものであるので、
本実施例によれば、基体表面の段差が減少し、その後の
微細化加工が容易に遂行できるようになる。

以上の実施例では、シリコン酸化物とエツチング性の異
なる材料としてシリコン窒化物を用いていたが、この材
料は、酸化アルミニウムや酸化チタンのような他の絶縁
物あるいは適当な金属材料と置換可能である。

［発明の効果］以上説明したように本発明によれば、溝スタック型キャ
パシタを形成する際、電荷蓄積電極と基体の０１拡散層
とのコンタクト（セルコンタクト）をとるコンタクト部
を、フォトリソグラフ法によるのではなく、セルファラ
イン的に形成することができるので、溝スタック型キャ
パシタを有する半導体記憶装置を目合せ精度に制限され
ることなく、微細化することができる。

【図面の簡単な説明】

第２図は、本発明の一実施例によって製造された半導体
記憶装置の平面図、第１図（ａ）〜（ｋ）は、第２図の
Ａ−Ｂ線ないしＡ−Ｃ線断面における、本発明の実施例
の工程順を示す図、第３図は、本発明の他の実施例の工
程順を示す断面図、第４図は、従来例の工程順を示す断
面図である。１００．３００・・・半導体基体、　１０１．３０１・
・・シリコン酸化膜、　１０２・・・第１のシリコン窒
化膜、　　１０３・・・フォトレジスト、　　１０４・
・・第２のシリコン窒化膜、　１０５．３０５・・・シ
リコン酸化膜、　１０６．３０６・・・電荷蓄積電極、
１０７．３０７・・・ｎ＋拡散層、　　１０８．３０８
・・・誘電体膜、　　１０９．２０９・・・セルプレー
ト、３０９・・・埋込み型セルプレート、　１１０・・
・シリコン酸化膜、　　１１１・・・溝埋込み多結晶シ
リコン１１２．２１２．３１２・・・素子分離絶縁膜、
１１３．２１３．３１３・・・ワード線導電層、１１４
．２１４・・・ディジット線導電層、　　２１５・・・
コンタクト。

Claims

【特許請求の範囲】

　半導体基体の一主表面にシリコン酸化膜を形成する工
程と、該シリコン酸化膜の上に該膜とはエッチング性の
異なる材料を用いて第１のマスク材膜を形成する工程と
、該第１のマスク材膜と前記シリコン酸化膜とにパター
ニングを施す工程と、該第１のマスク材膜をマスクとし
て半導体基体にエッチングを施し、サイドエッチ部を有
する第１の溝を形成する工程と、シリコン酸化膜とはエ
ッチング性の異なる材料を用い、全面に第２のマスク材
膜を形成する工程と、該第２のマスク材膜に異方性のエ
ッチングを施して、該第２のマスク材膜のうち前記サイ
ドエッチ部に付着している部分を除く他の部分を除去す
る工程と、第１および第２のマスク材膜をマスクとして
半導体基体にエッチングを施して半導体基体に第２の溝
を形成する工程と、該第２の溝の底面および側面にシリ
コン酸化膜を形成する工程と、前記第１および第２のマ
スク材膜を除去する工程と、前記第１の溝内壁を覆い前
記サイドエッチ部において半導体基体と接触する、キャ
パシタの一方の電極を形成する工程と、該一方の電極表
面に誘電体膜を形成する工程と、該誘電体膜上にキャパ
シタの他方の電極を形成する工程とを具備することを特
徴とする半導体記憶装置の製造方法。