JP2770343B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2770343B2 JP2770343B2 JP63252685A JP25268588A JP2770343B2 JP 2770343 B2 JP2770343 B2 JP 2770343B2 JP 63252685 A JP63252685 A JP 63252685A JP 25268588 A JP25268588 A JP 25268588A JP 2770343 B2 JP2770343 B2 JP 2770343B2
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置の製造方法に関し、特に、
溝スタック型キャパシタを有する１トランジスタ１メモ
リセル型の半導体記憶装置の製造方法に関する。
溝スタック型キャパシタを有する１トランジスタ１メモ
リセル型の半導体記憶装置の製造方法に関する。
［従来の技術］ １トランジスタ型のダイナミックメモリにおいては、
情報を蓄積するキャパシタの大容量化が重要な課題であ
るが、各種タイプのキャパシタのうち溝スタック型のも
のは、半導体基体内に電荷を蓄積するものではないの
でソフトエラーに対して耐性が大きい、溝の深さを深
くすることにより大面積を消費すことなく容量を増加さ
せることができる、等の利点があるので注目されてい
る。而して、従来の溝スタック型キャパシタの製造方法
は、第４図（ａ）〜（ｄ）に示す工程をとるものであっ
た。即ち、第４図（ａ）に示すように、半導体基体400
に公知のドライエッチング法を用いて溝を形成し、溝側
壁を含む半導体基体400の全表面にシリコン酸化膜401を
形成し、次に、フォトレジスト403で被覆し、このフォ
トレジストに対してパターニングを行う。続いて、この
フォトレジスト403をマスクとしてシリコン酸化膜401に
エッチングを施して、セルコンタクト部415となるべき
半導体基体の表面を露出させた後、フォトレジスト403
を除去する［第４図（ｂ）］。次に、全面に多結晶シリ
コンを形成し、これに不純物を高濃度にドープしてから
これをパターニングし、電荷蓄積電極406を形成する。
この時同時に半導体基体400のセルコンタクト部415にn+
拡散層407が形成される［第４図（ｃ）］。さらに、電
荷蓄積電極406の表面に誘電体膜408を形成し、その上に
多結晶シリコン層を堆積してセルプレート409を形成す
る。
情報を蓄積するキャパシタの大容量化が重要な課題であ
るが、各種タイプのキャパシタのうち溝スタック型のも
のは、半導体基体内に電荷を蓄積するものではないの
でソフトエラーに対して耐性が大きい、溝の深さを深
くすることにより大面積を消費すことなく容量を増加さ
せることができる、等の利点があるので注目されてい
る。而して、従来の溝スタック型キャパシタの製造方法
は、第４図（ａ）〜（ｄ）に示す工程をとるものであっ
た。即ち、第４図（ａ）に示すように、半導体基体400
に公知のドライエッチング法を用いて溝を形成し、溝側
壁を含む半導体基体400の全表面にシリコン酸化膜401を
形成し、次に、フォトレジスト403で被覆し、このフォ
トレジストに対してパターニングを行う。続いて、この
フォトレジスト403をマスクとしてシリコン酸化膜401に
エッチングを施して、セルコンタクト部415となるべき
半導体基体の表面を露出させた後、フォトレジスト403
を除去する［第４図（ｂ）］。次に、全面に多結晶シリ
コンを形成し、これに不純物を高濃度にドープしてから
これをパターニングし、電荷蓄積電極406を形成する。
この時同時に半導体基体400のセルコンタクト部415にn+
拡散層407が形成される［第４図（ｃ）］。さらに、電
荷蓄積電極406の表面に誘電体膜408を形成し、その上に
多結晶シリコン層を堆積してセルプレート409を形成す
る。
［発明が解決しようとする問題点］ 上述した従来の容量部に溝スタック型キャパシタを用
いた１トランジスタ型メモリセルの製造方法は、セルコ
ンタクト部を形成する方法としてフォトリソグラフ法を
用いているものであるので、微細化が進むにつれ、厳し
い目合せ精度が必要となり、高密度化に対しては不利で
ある。また、従来の方法では、溝の深さが深くなるにつ
れ、溝内にフォトレジストを充填する際に、ボイドが発
生しやすくなり、さらに、フォトレジストを除去すると
きには、これを完全に除去することが困難となる、とい
う問題が生じる。
いた１トランジスタ型メモリセルの製造方法は、セルコ
ンタクト部を形成する方法としてフォトリソグラフ法を
用いているものであるので、微細化が進むにつれ、厳し
い目合せ精度が必要となり、高密度化に対しては不利で
ある。また、従来の方法では、溝の深さが深くなるにつ
れ、溝内にフォトレジストを充填する際に、ボイドが発
生しやすくなり、さらに、フォトレジストを除去すると
きには、これを完全に除去することが困難となる、とい
う問題が生じる。
［問題を解決するための手段］ 本発明による、溝スタック型キャパシタを有する半導
体記憶装置の製造方法は、次の諸工程を有する。即ち、
半導体基体上に窒化シリコン膜等を用いた第１のマスク
材膜を被着しこれにパターニングを施して第１のマスク
を形成し、これをマスクとして半導体基体に等方性エッ
チングを施して一定量のサイドエッチ部を有する第１の
溝を形成する。次に、全面に、窒化シリコン膜等を用い
た第２のマスク材膜を被着し、続いてこの第２のマスク
材膜のうち、サイドエッチ部に付着した部分を除いて他
の部分をエッチング除去して第２のマスクを形成する。
この第２のマスクと第１のマスクとをエッチングマスク
として、半導体基体に深くエッチングを施して第２の溝
を形成する。この第２の溝の底面と側面に酸化膜を形成
した後、第１および第２のマスクを除去する。続いて、
全面に多結晶シリコン膜を被着しこれに高濃度に不純物
をドープし、これにパターニングを施して前記サイドエ
ッチ部で半導体基体と接触する電荷蓄積電極を形成する
とともにサイドエッチ部の半導体基体にセルコンタクト
を形成する。次に、この電荷蓄積電極の表面に誘電体膜
を形成し、然る後、この誘電体膜の表面にセルプレート
となる多結晶シリコン層を堆積する。次いで、ワード線
を形成し該ワード線のサイド部の半導体基体の表面領域
内に一方が前記セルコンタクトに直接接続されたソース
・ドレイン領域を形成する。
体記憶装置の製造方法は、次の諸工程を有する。即ち、
半導体基体上に窒化シリコン膜等を用いた第１のマスク
材膜を被着しこれにパターニングを施して第１のマスク
を形成し、これをマスクとして半導体基体に等方性エッ
チングを施して一定量のサイドエッチ部を有する第１の
溝を形成する。次に、全面に、窒化シリコン膜等を用い
た第２のマスク材膜を被着し、続いてこの第２のマスク
材膜のうち、サイドエッチ部に付着した部分を除いて他
の部分をエッチング除去して第２のマスクを形成する。
この第２のマスクと第１のマスクとをエッチングマスク
として、半導体基体に深くエッチングを施して第２の溝
を形成する。この第２の溝の底面と側面に酸化膜を形成
した後、第１および第２のマスクを除去する。続いて、
全面に多結晶シリコン膜を被着しこれに高濃度に不純物
をドープし、これにパターニングを施して前記サイドエ
ッチ部で半導体基体と接触する電荷蓄積電極を形成する
とともにサイドエッチ部の半導体基体にセルコンタクト
を形成する。次に、この電荷蓄積電極の表面に誘電体膜
を形成し、然る後、この誘電体膜の表面にセルプレート
となる多結晶シリコン層を堆積する。次いで、ワード線
を形成し該ワード線のサイド部の半導体基体の表面領域
内に一方が前記セルコンタクトに直接接続されたソース
・ドレイン領域を形成する。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｋ）は、本発明の一実施例の工程順
を示す断面図である。この実施例においては、まず、第
１図（ａ）に示すように、半導体基体100上にシリコン
酸化膜101及び第１のシリコン窒化膜102を付着する。次
に、第１図（ｂ）に示すように、パターニングしたフォ
トレジスト103をマスクとして、第１のシリコン窒化膜1
02及びシリコン酸化膜101をパターニングする。次い
で、第１図（ｃ）に示すように、第１のシリコン窒化膜
102をマスクとして、シリコン基体100に等方性のドライ
エッチングを施して、適当な量（約2000Å）のサイドエ
ッチ部を有する溝を形成する。次に、第１図（ｄ）に示
すように、第２のシリコン窒化膜104を全面に付着し、
続いて、第１図（ｅ）に示すように、第２のシリコン窒
化膜104のうち、サイドエッチ部に付着した部分を残
し、溝底部に付着した部分をドライエッチング法により
除去し、異方性ドライエッチング法により、半導体基体
100に溝を形成する。次に、第１図（ｆ）に示すよう
に、溝の底面及び側面に酸化膜105を形成し、続いて第
１図（ｇ）に示すように、第１及び第２のシリコン窒化
膜102、104をウエットエッチング法により除去する。次
いで、第１図（ｈ）に示すように、電荷蓄積電極となる
多結晶シリコン層106′を全面に付着した後、この多結
晶シリコン層にリンを拡散し、同時に、半導体基体100
にn+拡散層107を形成する。この工程によって、セルフ
アライン的にセルコンタクト（電荷蓄積電極−n+拡散
層）が形成できる。次に、第１図（ｉ）に示すように、
異方性の全面ドライエッチングを行い、多結晶シリコン
層を溝内壁部分のみに残すことにより、電荷蓄積電極10
6を形成する。その後、第１図（ｊ）に示すように、電
荷蓄積電極106上に誘電体膜108を形成し、その上にセル
プレートとなる多結晶シリコン層109′を全面に付着
し、さらにその表面を酸化してシリコン酸化膜110を形
成する。続いて、溝埋込み多結晶シリコン111を溝内を
含む全表面に付着し、然る後、シリコン酸化膜110をス
トッパーとして多結晶シリコン111に全面的エッチング
を施して、溝内のみに溝埋込み多結晶シリコン111を残
す。次に、多結晶シリコン層109′にフォトエッチング
を施して、セルプレート109を形成して、溝スタックキ
ャパシタは完成する。
を示す断面図である。この実施例においては、まず、第
１図（ａ）に示すように、半導体基体100上にシリコン
酸化膜101及び第１のシリコン窒化膜102を付着する。次
に、第１図（ｂ）に示すように、パターニングしたフォ
トレジスト103をマスクとして、第１のシリコン窒化膜1
02及びシリコン酸化膜101をパターニングする。次い
で、第１図（ｃ）に示すように、第１のシリコン窒化膜
102をマスクとして、シリコン基体100に等方性のドライ
エッチングを施して、適当な量（約2000Å）のサイドエ
ッチ部を有する溝を形成する。次に、第１図（ｄ）に示
すように、第２のシリコン窒化膜104を全面に付着し、
続いて、第１図（ｅ）に示すように、第２のシリコン窒
化膜104のうち、サイドエッチ部に付着した部分を残
し、溝底部に付着した部分をドライエッチング法により
除去し、異方性ドライエッチング法により、半導体基体
100に溝を形成する。次に、第１図（ｆ）に示すよう
に、溝の底面及び側面に酸化膜105を形成し、続いて第
１図（ｇ）に示すように、第１及び第２のシリコン窒化
膜102、104をウエットエッチング法により除去する。次
いで、第１図（ｈ）に示すように、電荷蓄積電極となる
多結晶シリコン層106′を全面に付着した後、この多結
晶シリコン層にリンを拡散し、同時に、半導体基体100
にn+拡散層107を形成する。この工程によって、セルフ
アライン的にセルコンタクト（電荷蓄積電極−n+拡散
層）が形成できる。次に、第１図（ｉ）に示すように、
異方性の全面ドライエッチングを行い、多結晶シリコン
層を溝内壁部分のみに残すことにより、電荷蓄積電極10
6を形成する。その後、第１図（ｊ）に示すように、電
荷蓄積電極106上に誘電体膜108を形成し、その上にセル
プレートとなる多結晶シリコン層109′を全面に付着
し、さらにその表面を酸化してシリコン酸化膜110を形
成する。続いて、溝埋込み多結晶シリコン111を溝内を
含む全表面に付着し、然る後、シリコン酸化膜110をス
トッパーとして多結晶シリコン111に全面的エッチング
を施して、溝内のみに溝埋込み多結晶シリコン111を残
す。次に、多結晶シリコン層109′にフォトエッチング
を施して、セルプレート109を形成して、溝スタックキ
ャパシタは完成する。
その後は、通常のプロセスにより、第１図（ｋ）に示
すワード線導電層113、層間絶縁膜及びディジット線導
電層114等を形成する。なお、第１図（ａ）〜（ｊ）に
おいて省略していた第１図（ｋ）に示す素子分離絶縁膜
112は、通常のプロセスによりキャパシタ形成工程以前
に形成されていたものである。
すワード線導電層113、層間絶縁膜及びディジット線導
電層114等を形成する。なお、第１図（ａ）〜（ｊ）に
おいて省略していた第１図（ｋ）に示す素子分離絶縁膜
112は、通常のプロセスによりキャパシタ形成工程以前
に形成されていたものである。
第２図は、この実施例に従って製造された半導体記憶
装置の平面図である。同図のＡ−Ｂ線断面部分の製造工
程を示すものが第１図（ａ）〜（ｊ）であり、また、第
２図のＡ−Ｃ線断面図が第１図（ｋ）である。第２図に
示されるように、この半導体記憶装置では、縦方向にワ
ード線導電層213が、そして、横方向にディジット線導
電層214が延在している。先に説明した工程により形成
された溝スタックキャパシタ206は、半導体基体表面を
覆うセルプレート209と接続されている。そして、素子
分離絶縁膜212が形成されておらず、かつ、セルプレー
ト209に窓明けされた部分において、ワード線導電層213
をゲート電極とするMOSトランジスタが形成されてお
り、また、ディジット線導電層214は、この部分のコン
タクト215において半導体基体と接触している。
装置の平面図である。同図のＡ−Ｂ線断面部分の製造工
程を示すものが第１図（ａ）〜（ｊ）であり、また、第
２図のＡ−Ｃ線断面図が第１図（ｋ）である。第２図に
示されるように、この半導体記憶装置では、縦方向にワ
ード線導電層213が、そして、横方向にディジット線導
電層214が延在している。先に説明した工程により形成
された溝スタックキャパシタ206は、半導体基体表面を
覆うセルプレート209と接続されている。そして、素子
分離絶縁膜212が形成されておらず、かつ、セルプレー
ト209に窓明けされた部分において、ワード線導電層213
をゲート電極とするMOSトランジスタが形成されてお
り、また、ディジット線導電層214は、この部分のコン
タクト215において半導体基体と接触している。
次に、第３図（ａ）〜（ｃ）を参照して本発明の他の
実施例について説明する。第３図において第１図の部分
と共通する部分には、下２桁が共通する番号が付せられ
ている。この実施例は、先の実施例における第１図
（ａ）〜（ｅ）までの工程は同様であるが、その後の工
程が異なる。第１図（ｅ）の後、この実施例において
は、溝底部にイオン注入を行い、埋込み型セルプレート
（n+拡散層）309を形成する。先の実施例と同様に溝内
にシリコン酸化膜を形成してからシリコン窒化膜を除去
する［第３図（ａ）］。次に、先の実施例と同様の方法
を用い電荷蓄積電極306を形成し、誘電体膜308を形成し
た後、セルプレート電極となる多結晶シリコン層を全面
に付着し、このシリコン層に対して全面的異方性エッチ
ングを行い、セルプレート311を形成し、その後溝底部
の酸化膜を除去する［第３図（ｂ）］。次に、溝を多結
晶シリコン（埋込み電極）で埋め込み、セルプレート電
極311と埋込み型セルプレート309とを導通させて、全体
を埋込み型セルプレート309とする。この埋込み型セル
プレート309の上表面を酸化してシリコン酸化膜を形成
した後、ワード線導電層313を形成し、最終的には、第
３図（ｃ）に示した装置が形成される。この実施例にお
いて、全部の埋込み型セルプレートは、半導体基体300
内に形成された拡散層によって互に接続されている。
実施例について説明する。第３図において第１図の部分
と共通する部分には、下２桁が共通する番号が付せられ
ている。この実施例は、先の実施例における第１図
（ａ）〜（ｅ）までの工程は同様であるが、その後の工
程が異なる。第１図（ｅ）の後、この実施例において
は、溝底部にイオン注入を行い、埋込み型セルプレート
（n+拡散層）309を形成する。先の実施例と同様に溝内
にシリコン酸化膜を形成してからシリコン窒化膜を除去
する［第３図（ａ）］。次に、先の実施例と同様の方法
を用い電荷蓄積電極306を形成し、誘電体膜308を形成し
た後、セルプレート電極となる多結晶シリコン層を全面
に付着し、このシリコン層に対して全面的異方性エッチ
ングを行い、セルプレート311を形成し、その後溝底部
の酸化膜を除去する［第３図（ｂ）］。次に、溝を多結
晶シリコン（埋込み電極）で埋め込み、セルプレート電
極311と埋込み型セルプレート309とを導通させて、全体
を埋込み型セルプレート309とする。この埋込み型セル
プレート309の上表面を酸化してシリコン酸化膜を形成
した後、ワード線導電層313を形成し、最終的には、第
３図（ｃ）に示した装置が形成される。この実施例にお
いて、全部の埋込み型セルプレートは、半導体基体300
内に形成された拡散層によって互に接続されている。
なお、基体内の埋込み型セルプレートは、製造工程初
期の段階で半導体基板表面に埋込み層を設け、その上に
エピタキシャル層を形成することによって形成してもよ
い。
期の段階で半導体基板表面に埋込み層を設け、その上に
エピタキシャル層を形成することによって形成してもよ
い。
このように、本実施例は、セルプレートが基体表面に
延在している第１図のものとは異なって、セルプレート
が半導体基体内および溝内に形成されたものであるの
で、本実施例によれば、基体表面の段差が減少し、その
後の微細化加工が容易に遂行できるようになる。
延在している第１図のものとは異なって、セルプレート
が半導体基体内および溝内に形成されたものであるの
で、本実施例によれば、基体表面の段差が減少し、その
後の微細化加工が容易に遂行できるようになる。
以上の実施例では、シリコン酸化物とエッチング性の
異なる材料としてシリコン窒化物を用いていたが、この
材料は、酸化アルミニウムや酸化チタンのような他の絶
縁物あるいは適当な金属材料と置換可能である。
異なる材料としてシリコン窒化物を用いていたが、この
材料は、酸化アルミニウムや酸化チタンのような他の絶
縁物あるいは適当な金属材料と置換可能である。
［発明の効果］ 以上説明したように本発明によれば、溝スタック型キ
ャパシタを形成する際、電荷蓄積電極と基体のn+拡散層
とのコンタクト（セルコンタクト）をとるコンタクト部
を、フォトリソグラフ法によるのではなく、セルフアラ
イン的に形成することができるので、溝スタック型キャ
パシタを有する半導体記憶装置を目合せ精度に制限され
ることなく、微細化することができる。
ャパシタを形成する際、電荷蓄積電極と基体のn+拡散層
とのコンタクト（セルコンタクト）をとるコンタクト部
を、フォトリソグラフ法によるのではなく、セルフアラ
イン的に形成することができるので、溝スタック型キャ
パシタを有する半導体記憶装置を目合せ精度に制限され
ることなく、微細化することができる。
第２図は、本発明の一実施例によって製造された半導体
記憶装置の平面図、第１図（ａ）〜（ｋ）は、第２図の
Ａ−Ｂ線ないしＡ−Ｃ線断面における、本発明の実施例
の工程順を示す図、第３図は、本発明の他の実施例の工
程順を示す断面図、第４図は、従来例の工程順を示す断
面図である。 100、300…半導体基体、101、301…シリコン酸化膜、10
2…第１のシリコン窒化膜、103…フォトレジスト、104
…第２のシリコン窒化膜、105、305…シリコン酸化膜、
106、306…電荷蓄積電極、107、307…n+拡散層、108、3
08…誘電体膜、109、209…セルプレート、309…埋込み
型セルプレート、110…シリコン酸化膜、111…溝埋込み
多結晶シリコン、112、212、312…素子分離絶縁膜、11
3、213、313…ワード線導電層、114、214…ディジット
線導電層、215…コンタクト。
記憶装置の平面図、第１図（ａ）〜（ｋ）は、第２図の
Ａ−Ｂ線ないしＡ−Ｃ線断面における、本発明の実施例
の工程順を示す図、第３図は、本発明の他の実施例の工
程順を示す断面図、第４図は、従来例の工程順を示す断
面図である。 100、300…半導体基体、101、301…シリコン酸化膜、10
2…第１のシリコン窒化膜、103…フォトレジスト、104
…第２のシリコン窒化膜、105、305…シリコン酸化膜、
106、306…電荷蓄積電極、107、307…n+拡散層、108、3
08…誘電体膜、109、209…セルプレート、309…埋込み
型セルプレート、110…シリコン酸化膜、111…溝埋込み
多結晶シリコン、112、212、312…素子分離絶縁膜、11
3、213、313…ワード線導電層、114、214…ディジット
線導電層、215…コンタクト。
Claims (2)
- 【請求項１】半導体基体の一主表面にシリコン酸化膜を
形成する工程と、該シリコン酸化膜の上に該膜とはエッ
チング性の異なる材料を用いて第１のマスク材膜を形成
する工程と、該第１のマスク材膜と前記シリコン酸化膜
とにパターニングを施す工程と、該第１のマスク材膜を
マスクとして半導体基体にエッチングを施し、サイドエ
ッチ部を有する第１の溝を形成する工程と、シリコン酸
化膜とはエッチング性の異なる材料を用い、全面に第２
のマスク材膜を形成する工程と、該第２のマスク材膜に
異方性のエッチングを施して、該第２のマスク材膜のう
ち前記サイドエッチ部に付着している部分を除く他の部
分を除去する工程と、第１および第２のマスク材膜をマ
スクとして半導体基体にエッチングを施して半導体基体
に第２の溝を形成する工程と、該第２の溝の底面および
側面にシリコン酸化膜を形成する工程と、前記第１およ
び第２のマスク材膜を除去する工程と、前記第１の溝内
壁を覆い前記サイドエッチ部において半導体基体と接触
する、キャパシタの一方の電極を形成するとともに前記
サイドエッチ部の半導体基体に第１の拡散層を形成する
工程と、該一方の電極表面に誘電体膜を形成する工程
と、該誘電体膜上にキャパシタの他方の電極を形成する
工程と、ワード線を形成する工程と、前記ワード線のサ
イド部の前記半導体基体の表面領域内に前記第１の拡散
層に直接接続される第２の拡散層を形成する工程とを具
備することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】半導体基体の一主表面にシリコン酸化膜を
形成する工程と、該シリコン酸化膜の上に該膜とはエッ
チング性の異なる材料を用いて第１のマスク材膜を形成
する工程と、該第１のマスク材膜と前記シリコン酸化膜
とにパターニングを施す工程と、該第１のマスク材膜を
マスクとして半導体基体にエッチングを施し、サイドエ
ッチ部を有する第１の溝を形成する工程と、シリコン酸
化膜とはエッチング性の異なる材料を用い、全面に第２
のマスク材膜を形成する工程と、該第２のマスク材膜に
異方性のエッチングを施して、該第２のマスク材膜のう
ち前記サイドエッチ部に付着している部分を除く他の部
分を除去する工程と、第１および第２のマスク材膜をマ
スクとして半導体基体にエッチングを施して半導体基体
に第２の溝を形成する工程と、イオン注入を行って前記
第２の溝の下部に埋込み型セルプレートを形成する工程
と、前記第２の溝の底面および側面にシリコン酸化膜を
形成する工程と、前記第１および第２のマスク材膜を除
去する工程と、前記第１の溝内壁を覆い前記サイドエッ
チ部において半導体基体と接触する、キャパシタの一方
の電極を形成する工程と、該一方の電極表面に誘電体膜
を形成する工程と、該誘電体膜上に前記第２の溝の底部
において前記埋込み型セルプレートに接続されたキャパ
シタの他方の電極を形成する工程とを具備することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252685A JP2770343B2 (ja) | 1988-10-06 | 1988-10-06 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252685A JP2770343B2 (ja) | 1988-10-06 | 1988-10-06 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100357A JPH02100357A (ja) | 1990-04-12 |
| JP2770343B2 true JP2770343B2 (ja) | 1998-07-02 |
Family
ID=17240817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252685A Expired - Lifetime JP2770343B2 (ja) | 1988-10-06 | 1988-10-06 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770343B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010919A (ko) * | 1990-11-28 | 1992-06-27 | 김광호 | 고집적 반도체 메모리장치 |
| DE59205665D1 (de) * | 1991-10-02 | 1996-04-18 | Siemens Ag | Verfahren zur Herstellung einer Grabenstruktur in einem Substrat |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260164A (ja) * | 1987-04-17 | 1988-10-27 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
-
1988
- 1988-10-06 JP JP63252685A patent/JP2770343B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02100357A (ja) | 1990-04-12 |
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