JPH07114240B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH07114240B2 JPH07114240B2 JP62291337A JP29133787A JPH07114240B2 JP H07114240 B2 JPH07114240 B2 JP H07114240B2 JP 62291337 A JP62291337 A JP 62291337A JP 29133787 A JP29133787 A JP 29133787A JP H07114240 B2 JPH07114240 B2 JP H07114240B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置およびその製造方法に関し、
特に、１トランジスター１キャパシタ型のダイナミック
RAMに適した半導体記憶装置およびその製造方法に関す
る。
特に、１トランジスター１キャパシタ型のダイナミック
RAMに適した半導体記憶装置およびその製造方法に関す
る。
［従来の技術］ ダイナミックRAMでは、微細化に伴いキャパシタ領域が
小さくなり蓄積電荷量が減少することによって、ソフト
エラー等による信頼性の低下問題が顕著となってきた。
その対策として蓄積容量を増やす改良が種々試みられて
おり、改良手段の１つとして半導体基板中に溝を形成す
る、いわゆる溝形キャパシタセルがある。
小さくなり蓄積電荷量が減少することによって、ソフト
エラー等による信頼性の低下問題が顕著となってきた。
その対策として蓄積容量を増やす改良が種々試みられて
おり、改良手段の１つとして半導体基板中に溝を形成す
る、いわゆる溝形キャパシタセルがある。
第４図は、その中でも分離併合型溝形キャパシタセルと
言われている従来例を示している。
言われている従来例を示している。
第４図において、半導体基板の主面側に形成された多数
のブロック１（１個のみ図示）は、縦横に形成された溝
２によって四方が取囲まれた概ね直方体形状に形成され
ている。半導体基板の主面３側において、ブロック１に
は１対のスイッチングトランジスタ領域４（一方のみ図
示）が配置されている。また、ブロック１の互いに平行
な１対の側壁面には、１対のキャパシタ領域５（一方の
み図示）が配置されている。
のブロック１（１個のみ図示）は、縦横に形成された溝
２によって四方が取囲まれた概ね直方体形状に形成され
ている。半導体基板の主面３側において、ブロック１に
は１対のスイッチングトランジスタ領域４（一方のみ図
示）が配置されている。また、ブロック１の互いに平行
な１対の側壁面には、１対のキャパシタ領域５（一方の
み図示）が配置されている。
前記スイッチングトランジスタ領域４において、前記キ
ャパシタ領域５近くの主面３部分には、ゲート酸化膜6a
およびその上のゲート電極6bが形成されている。また、
ゲート酸化膜6aおよびゲート電極6bを挾んでブロック１
の主面３側部分には、１対のソース・ドレイン領域7,8
が形成されている。
ャパシタ領域５近くの主面３部分には、ゲート酸化膜6a
およびその上のゲート電極6bが形成されている。また、
ゲート酸化膜6aおよびゲート電極6bを挾んでブロック１
の主面３側部分には、１対のソース・ドレイン領域7,8
が形成されている。
前記キャパシタ領域５において、ブロック１の側壁面に
は、キャパシタ用電極層９が形成されている。キャパシ
タ用電極９の上端部は一方のソース・ドレイン領域８に
連続している。なお、第４図では省略したが、溝２内に
は、絶縁層および第２の電極層が配置されることによ
り、電極層９とともにキャパシタ領域５を構成してい
る。
は、キャパシタ用電極層９が形成されている。キャパシ
タ用電極９の上端部は一方のソース・ドレイン領域８に
連続している。なお、第４図では省略したが、溝２内に
は、絶縁層および第２の電極層が配置されることによ
り、電極層９とともにキャパシタ領域５を構成してい
る。
図示しないビット線はソース・ドレイン領域７に接続さ
れており、図示しないワード線はゲート電極6bに接続さ
れている。また、前記スイッチングトランジスタ領域４
およびキャパシタ領域５によって、１トランジスター１
キャパシタ型ダイナミックRAMの１メモリセルが構成さ
れていることになる。
れており、図示しないワード線はゲート電極6bに接続さ
れている。また、前記スイッチングトランジスタ領域４
およびキャパシタ領域５によって、１トランジスター１
キャパシタ型ダイナミックRAMの１メモリセルが構成さ
れていることになる。
［発明が解決しようとする問題点］ 前記従来の半導体記憶装置では、トランジスタ領域４と
キャパシタ領域５を離しておく必要があることから、キ
ャパシタ領域５は各ブロック１の４側面うち２側面にし
か形成できない。このため、前記従来の半導体記憶装置
では、キャパシタ面積を十分大きくすることができず、
十分な蓄積電荷量を確保することが困難であった。
キャパシタ領域５を離しておく必要があることから、キ
ャパシタ領域５は各ブロック１の４側面うち２側面にし
か形成できない。このため、前記従来の半導体記憶装置
では、キャパシタ面積を十分大きくすることができず、
十分な蓄積電荷量を確保することが困難であった。
本発明は、以上のような従来の問題点に鑑みてなされた
もので、ブロック側壁面のキャパシタ領域を広くとれる
ようにすることにより、微細化をより容易に行なえる半
導体記憶装置を提供し、かつ、係る半導体記憶装置の製
造方法を提供することを目的としている。
もので、ブロック側壁面のキャパシタ領域を広くとれる
ようにすることにより、微細化をより容易に行なえる半
導体記憶装置を提供し、かつ、係る半導体記憶装置の製
造方法を提供することを目的としている。
［問題点を解決するための手段］ 本発明に係る半導体記憶装置は、半導体基板と、上記半
導体基板の主表面において、周囲が、上記主表面から第
１の深さにまで形成された第１の溝と、上記第１の深さ
からさらに上記第２の深さまで形成された上記第１の溝
よりも幅の狭い第２の溝とからなる溝部により取囲ま
れ、上記溝部において、対向する第１の側面および第２
の側面と、対向する第３の側面および第４の側面とを有
する平面形状が略四角形のブロック領域と、上記第１の
側面の表面と、上記第１の側面に交わる前記第３の側面
の一部および第４の側面の一部の表面とにおいて、上記
第１の深さの位置から上記第２の深さの位置まで形成さ
れた第１ストレージノードと、上記第２の側面の表面
と、上記第２の側面に交わる上記第３の側面の一部およ
び第４の側面の一部の表面とにおいて、上記第１の深さ
の位置から上記第２の深さの位置まで形成された第２ス
トレージノードと、上記第１の側面の表面と、上記第１
の側面に交わる第３の側面の一部および第４の側面の一
部の表面との上記半導体基板の主表面から上記第１の深
さにかけた表面と、上記第１の側面と上記第１の側面に
交わる上記第３の側面の一部および上記第４の側面と交
わる上記半導体基板の主表面の一部の表面とにおいて、
それぞれの表面から所定の深さにかけて形成され、上記
第１ストレージノードの上部に電気的に接続された第１
チャネル領域と、上記第２の側面の表面と、上記第２の
側面に交わる第３の側面の一部および第４の側面の一部
の表面との上記半導体基板の主表面から前記第１の深さ
にかけた表面と、上記第２の側面と上記第２の側面に交
わる上記第３の側面の一部および上記第４の側面と交わ
る上記半導体基板の主表面の一部の表面とにおいて、そ
れぞれの表面から所定の深さにかけて形成され、上記第
２ストレージノードの上部に電気的に接続された第２チ
ャネル領域と、上記第１チャネル領域の表面に沿って形
成された第１ゲート絶縁膜と、上記第２チャネル領域の
表面に沿って形成された第２ゲート絶縁膜と、上記第１
ストレージノードの表面に沿って形成された第１誘導体
膜と、上記第２ストレージノードの表面に沿って形成さ
れた第２誘電体膜と、上記第１ゲート絶縁膜の表面に沿
って形成された第１ゲート領域と、上記第２ゲート絶縁
膜の表面に沿って形成された第２ゲート領域と、上記第
１誘電体膜の表面に沿って形成された第１セルプレート
と、上記第２誘電体膜の表面に沿って形成された第２セ
ルプレートと、上記半導体基板の主表面において、上記
第１ゲート領域および上記第２ゲート領域に囲まれ、上
記主表面から所定の深さにかけて形成されたソース／ド
レイン領域とを備えている。
導体基板の主表面において、周囲が、上記主表面から第
１の深さにまで形成された第１の溝と、上記第１の深さ
からさらに上記第２の深さまで形成された上記第１の溝
よりも幅の狭い第２の溝とからなる溝部により取囲ま
れ、上記溝部において、対向する第１の側面および第２
の側面と、対向する第３の側面および第４の側面とを有
する平面形状が略四角形のブロック領域と、上記第１の
側面の表面と、上記第１の側面に交わる前記第３の側面
の一部および第４の側面の一部の表面とにおいて、上記
第１の深さの位置から上記第２の深さの位置まで形成さ
れた第１ストレージノードと、上記第２の側面の表面
と、上記第２の側面に交わる上記第３の側面の一部およ
び第４の側面の一部の表面とにおいて、上記第１の深さ
の位置から上記第２の深さの位置まで形成された第２ス
トレージノードと、上記第１の側面の表面と、上記第１
の側面に交わる第３の側面の一部および第４の側面の一
部の表面との上記半導体基板の主表面から上記第１の深
さにかけた表面と、上記第１の側面と上記第１の側面に
交わる上記第３の側面の一部および上記第４の側面と交
わる上記半導体基板の主表面の一部の表面とにおいて、
それぞれの表面から所定の深さにかけて形成され、上記
第１ストレージノードの上部に電気的に接続された第１
チャネル領域と、上記第２の側面の表面と、上記第２の
側面に交わる第３の側面の一部および第４の側面の一部
の表面との上記半導体基板の主表面から前記第１の深さ
にかけた表面と、上記第２の側面と上記第２の側面に交
わる上記第３の側面の一部および上記第４の側面と交わ
る上記半導体基板の主表面の一部の表面とにおいて、そ
れぞれの表面から所定の深さにかけて形成され、上記第
２ストレージノードの上部に電気的に接続された第２チ
ャネル領域と、上記第１チャネル領域の表面に沿って形
成された第１ゲート絶縁膜と、上記第２チャネル領域の
表面に沿って形成された第２ゲート絶縁膜と、上記第１
ストレージノードの表面に沿って形成された第１誘導体
膜と、上記第２ストレージノードの表面に沿って形成さ
れた第２誘電体膜と、上記第１ゲート絶縁膜の表面に沿
って形成された第１ゲート領域と、上記第２ゲート絶縁
膜の表面に沿って形成された第２ゲート領域と、上記第
１誘電体膜の表面に沿って形成された第１セルプレート
と、上記第２誘電体膜の表面に沿って形成された第２セ
ルプレートと、上記半導体基板の主表面において、上記
第１ゲート領域および上記第２ゲート領域に囲まれ、上
記主表面から所定の深さにかけて形成されたソース／ド
レイン領域とを備えている。
また、上記第１ゲート領域と上記第１ゲート絶縁膜と上
記第１チャネル領域と上記ソース／ドレイン領域とによ
り第１トランジスタを構成し、上記第２ゲート領域と上
記第２ゲート絶縁膜と上記第２チャネル領域と上記ソー
ス／ドレイン領域とにより第２トランジスタを構成し、
上記第１ストレージノードと上記第１誘電体膜と上記第
１セルプレートとにより第１キャパシタを構成し、上記
第２ストレージノードと上記第２誘電体膜と上記第２セ
ルプレートとにより第２キャパシタを構成している。
記第１チャネル領域と上記ソース／ドレイン領域とによ
り第１トランジスタを構成し、上記第２ゲート領域と上
記第２ゲート絶縁膜と上記第２チャネル領域と上記ソー
ス／ドレイン領域とにより第２トランジスタを構成し、
上記第１ストレージノードと上記第１誘電体膜と上記第
１セルプレートとにより第１キャパシタを構成し、上記
第２ストレージノードと上記第２誘電体膜と上記第２セ
ルプレートとにより第２キャパシタを構成している。
さらに、上記第１トランジスタと上記第１キャパシタと
により第１メモリセルを構成し、上記第２トランジスタ
と上記第２キャパシタとにより第２メモリセルを構成し
ている。
により第１メモリセルを構成し、上記第２トランジスタ
と上記第２キャパシタとにより第２メモリセルを構成し
ている。
次に、本発明に係る半導体記憶装置の製造方法は、半導
体基板の主表面に、周囲が、上記主表面から第１の深さ
にまで形成された第１の溝と、上記第１の深さからさら
に第２の深さまで形成された上記第１の溝よりも幅の狭
い第２の溝とからなる溝部を異方性エッチングにより形
成し、上記溝部において、対向する第１の側面および第
２の側面と、対向する第３の側面および第４の側面とを
有する平面形状が略四角形のブロック領域が形成され
る。その後、上記第１の側面の表面と、上記第１の側面
に交わる上記第３の側面の一部および第４の側面の一部
の表面と、上記第２の側面の表面と、上記第２の側面に
交わる上記第３の側面の一部および第４の側面の一部の
表面とにおいて、上記第１の深さの位置から上記第２の
深さの位置までの領域に不純物を導入して、第１ストレ
ージノードおよび第２ストレージノードが形成される。
体基板の主表面に、周囲が、上記主表面から第１の深さ
にまで形成された第１の溝と、上記第１の深さからさら
に第２の深さまで形成された上記第１の溝よりも幅の狭
い第２の溝とからなる溝部を異方性エッチングにより形
成し、上記溝部において、対向する第１の側面および第
２の側面と、対向する第３の側面および第４の側面とを
有する平面形状が略四角形のブロック領域が形成され
る。その後、上記第１の側面の表面と、上記第１の側面
に交わる上記第３の側面の一部および第４の側面の一部
の表面と、上記第２の側面の表面と、上記第２の側面に
交わる上記第３の側面の一部および第４の側面の一部の
表面とにおいて、上記第１の深さの位置から上記第２の
深さの位置までの領域に不純物を導入して、第１ストレ
ージノードおよび第２ストレージノードが形成される。
次に、上記第１ストレージノードおよび第２ストレージ
ノードの表面に沿って絶縁膜を堆積し、第１誘電体膜お
よび第２誘電体膜を形成される。その後、上記第１誘電
体膜および第２誘電体膜の表面に沿って多結晶シリコン
を堆積し、第１セルプレートおよび第２セルプレートを
形成される。
ノードの表面に沿って絶縁膜を堆積し、第１誘電体膜お
よび第２誘電体膜を形成される。その後、上記第１誘電
体膜および第２誘電体膜の表面に沿って多結晶シリコン
を堆積し、第１セルプレートおよび第２セルプレートを
形成される。
次に、上記第１の側面の表面と、上記第１の側面に交わ
る第３の側面の一部および第４の側面の一部の表面との
前記半導体基板の主表面から上記第１の深さにかけた表
面と、上記第１の側面と上記第１の側面に交わる上記第
３の側面の一部および上記第４の側面と交わる上記半導
体基板の主表面の一部の表面および上記第２の側面の表
面と、上記第２の側面に交わる第３の側面の一部および
第４の側面の一部の表面との上記半導体基板の主表面か
ら上記第１の深さにかけた表面と、上記第２の側面と上
記第２の側面に交わる上記第３の側面の一部および上記
第４の側面と交わる上記半導体基板の主表面の一部の表
面とにおいて、それぞれの表面から所定の深さにかけて
不純物を導入して、上記第１ストレージノードおよび上
記第２ストレージノードの上部に電気的に接続するよう
に第１チャネル領域と第２チャネル領域とが形成され
る。
る第３の側面の一部および第４の側面の一部の表面との
前記半導体基板の主表面から上記第１の深さにかけた表
面と、上記第１の側面と上記第１の側面に交わる上記第
３の側面の一部および上記第４の側面と交わる上記半導
体基板の主表面の一部の表面および上記第２の側面の表
面と、上記第２の側面に交わる第３の側面の一部および
第４の側面の一部の表面との上記半導体基板の主表面か
ら上記第１の深さにかけた表面と、上記第２の側面と上
記第２の側面に交わる上記第３の側面の一部および上記
第４の側面と交わる上記半導体基板の主表面の一部の表
面とにおいて、それぞれの表面から所定の深さにかけて
不純物を導入して、上記第１ストレージノードおよび上
記第２ストレージノードの上部に電気的に接続するよう
に第１チャネル領域と第２チャネル領域とが形成され
る。
次に、上記第１チャネル領域および第２チャネル領域の
表面に沿絶縁膜を堆積し、第１ゲート絶縁膜と第２ゲー
ト絶縁膜とが形成される。その後、上記第１ゲート絶縁
膜および第２ゲート絶縁膜の表面に沿って第１ゲート領
域および第２ゲート領域とを形成される。さらにその
後、上記第１ゲート領域および前記第２ゲート領域に囲
まれた上記半導体基板の主表面に不純物を導入して、ソ
ース／ドレイン領域を形成される。
表面に沿絶縁膜を堆積し、第１ゲート絶縁膜と第２ゲー
ト絶縁膜とが形成される。その後、上記第１ゲート絶縁
膜および第２ゲート絶縁膜の表面に沿って第１ゲート領
域および第２ゲート領域とを形成される。さらにその
後、上記第１ゲート領域および前記第２ゲート領域に囲
まれた上記半導体基板の主表面に不純物を導入して、ソ
ース／ドレイン領域を形成される。
［作用および発明の効果］ この発明の半導体記憶装置およびその製造方法によれ
ば、溝部によって取囲まれて形成されるブロック領域の
第１の側面および第２の側面とその側面に交わる第３の
側面と第４の側面の一部の、それぞれ第１のキャパシタ
と第２のキャパシタが形成されている。さらに、この第
１のキャパシタおよび第２キャパシタを上方から覆うよ
うに第１トランジスタおよび第２トランジスタが形成さ
れている。
ば、溝部によって取囲まれて形成されるブロック領域の
第１の側面および第２の側面とその側面に交わる第３の
側面と第４の側面の一部の、それぞれ第１のキャパシタ
と第２のキャパシタが形成されている。さらに、この第
１のキャパシタおよび第２キャパシタを上方から覆うよ
うに第１トランジスタおよび第２トランジスタが形成さ
れている。
このような構造を用いることにより、たとえば第１の側
面からそれに連続する第３または第４の側面にまでキャ
パシタ領域を形成したとしても、キャパシタ領域とソー
ス／ドレイン領域との間には必ずゲート領域が介在する
ことになる。このため、第１の側面にキャパシタ領域を
設けかつそれに連続する第３および第４の側面にキャパ
シタ領域を延ばしたとしても、キャパシタ領域とソース
／ドレイン領域とが短絡してしまうことはない。
面からそれに連続する第３または第４の側面にまでキャ
パシタ領域を形成したとしても、キャパシタ領域とソー
ス／ドレイン領域との間には必ずゲート領域が介在する
ことになる。このため、第１の側面にキャパシタ領域を
設けかつそれに連続する第３および第４の側面にキャパ
シタ領域を延ばしたとしても、キャパシタ領域とソース
／ドレイン領域とが短絡してしまうことはない。
その結果、本発明によれば、キャパシタ領域をたとえば
第１の側面のみならずそれに交わる第３および第４の側
面にも連続して形成することがなり、広いキャパシタ面
積を確保することができる。すなわち、本発明によれ
ば、キャパシタ領域における蓄積電荷量が大きくとれる
ようになり、半導体記憶装置の微細化がより容易に行な
えるようになる。
第１の側面のみならずそれに交わる第３および第４の側
面にも連続して形成することがなり、広いキャパシタ面
積を確保することができる。すなわち、本発明によれ
ば、キャパシタ領域における蓄積電荷量が大きくとれる
ようになり、半導体記憶装置の微細化がより容易に行な
えるようになる。
さらに、本発明における半導体記憶装置の構造は、１つ
のソース／ドレイン領域に対して１対のすなわち第１メ
モリセルおよび第２メモリセルを有しているために、従
来構造に対してビットラインやワードラインの配置を変
えることなく形成でき、かつ大きなキャパシタ領域を得
られ、高性能の半導体記憶装置を提供することが可能と
なる。
のソース／ドレイン領域に対して１対のすなわち第１メ
モリセルおよび第２メモリセルを有しているために、従
来構造に対してビットラインやワードラインの配置を変
えることなく形成でき、かつ大きなキャパシタ領域を得
られ、高性能の半導体記憶装置を提供することが可能と
なる。
［実施例］ 本発明に係る半導体記憶装置の一例を第１図および第２
図に示す。第１図では、理解の便宜上、溝内に埋め込ま
れた構成部材およびビット線、ワード線、素子分離絶縁
膜、最終保護膜を省略して示してある。
図に示す。第１図では、理解の便宜上、溝内に埋め込ま
れた構成部材およびビット線、ワード線、素子分離絶縁
膜、最終保護膜を省略して示してある。
第１図において、半導体基板10の主面11側には、縦横に
深さ数μ〜10数μの溝12,13が形成されている。すなわ
ち、半導体基板10の主面11側部分は溝12,13によって多
数の領域に区分されており、各区分された領域が概ね直
方体形状のブロック14を構成している。各ブロック14
は、互いに間隔を隔てた１対のゲート領域15および受動
素子領域16をそれぞれ有している。
深さ数μ〜10数μの溝12,13が形成されている。すなわ
ち、半導体基板10の主面11側部分は溝12,13によって多
数の領域に区分されており、各区分された領域が概ね直
方体形状のブロック14を構成している。各ブロック14
は、互いに間隔を隔てた１対のゲート領域15および受動
素子領域16をそれぞれ有している。
ゲート領域15は、ブロック14の４側面のうち、互いに平
行な１対の側面の上部に形成されるとともに、その側面
からその側面に交わる残りの側面側に延びて形成されて
いる。さらに、ゲート領域15は主面11の縁側部分にも延
びて形成されている。第２図に示すように、ゲート領域
15は、各ブロック14の表面上に形成された薄いゲート酸
化膜17と、ゲート酸化膜17上に形成されたゲート電極18
と、ゲート酸化膜17の下に形成されたしきい値を制御す
るためのチャネル領域19とを有している。また、主面11
側部分には、ソース・ドレイン領域20が形成されてい
る。前記ゲート酸化膜17、ゲート電極18およびチャネル
領域19は、ソース・ドレイン領域20の縁からブロック14
の表面に沿ってキャパシタ領域16の上端部にまで延びて
いる。なお、第１図に示すように、ソース・ドレイン領
域20の中央部には、図示しないビット線が接続されるビ
ット線接続領域21が設けられている。
行な１対の側面の上部に形成されるとともに、その側面
からその側面に交わる残りの側面側に延びて形成されて
いる。さらに、ゲート領域15は主面11の縁側部分にも延
びて形成されている。第２図に示すように、ゲート領域
15は、各ブロック14の表面上に形成された薄いゲート酸
化膜17と、ゲート酸化膜17上に形成されたゲート電極18
と、ゲート酸化膜17の下に形成されたしきい値を制御す
るためのチャネル領域19とを有している。また、主面11
側部分には、ソース・ドレイン領域20が形成されてい
る。前記ゲート酸化膜17、ゲート電極18およびチャネル
領域19は、ソース・ドレイン領域20の縁からブロック14
の表面に沿ってキャパシタ領域16の上端部にまで延びて
いる。なお、第１図に示すように、ソース・ドレイン領
域20の中央部には、図示しないビット線が接続されるビ
ット線接続領域21が設けられている。
前記キャパシタ領域16はゲート領域15よりも下方におい
て、ブロック14の側壁面および溝12,13内に設けられて
いる。キャパシタ領域16は、ゲート領域15に沿って、ブ
ロック14の互いに平行な１対の側壁面からその側壁面と
交わる側壁面側に連続して延びている。第２図に示すよ
うに、ゲート領域15の下方において、ブロック14の側壁
面には、第２の電極層22が形成されている。第２の電極
層22の表面には、前記ゲート酸化膜17に一体的に連なる
薄い絶縁層23が形成されている。さらに、絶縁層23の表
面には、溝を埋めるように第１の電極層24（セルプレー
ト）が配置されている。キャパシタ領域16の下端部には
分離領域が形成され、分離領域25によって対向する１対
のキャパシタ領域16が分離されている。
て、ブロック14の側壁面および溝12,13内に設けられて
いる。キャパシタ領域16は、ゲート領域15に沿って、ブ
ロック14の互いに平行な１対の側壁面からその側壁面と
交わる側壁面側に連続して延びている。第２図に示すよ
うに、ゲート領域15の下方において、ブロック14の側壁
面には、第２の電極層22が形成されている。第２の電極
層22の表面には、前記ゲート酸化膜17に一体的に連なる
薄い絶縁層23が形成されている。さらに、絶縁層23の表
面には、溝を埋めるように第１の電極層24（セルプレー
ト）が配置されている。キャパシタ領域16の下端部には
分離領域が形成され、分離領域25によって対向する１対
のキャパシタ領域16が分離されている。
なお、ブロック14やゲート領域15を含め半導体基板10の
上面を、素子分離酸化膜26と、さらにその上に配置され
た最終保護膜27とが覆っている。また、ビット線接続領
域21には、図示しないビット線が接続され、ゲート領域
15には、図示しないワード線が接続されている。
上面を、素子分離酸化膜26と、さらにその上に配置され
た最終保護膜27とが覆っている。また、ビット線接続領
域21には、図示しないビット線が接続され、ゲート領域
15には、図示しないワード線が接続されている。
次に、本発明に係る半導体記憶装置の作動を説明する。
図示しないビット線からの「１」あるいは「０」の情報
が、ソース・ドレイン領域20、チャネル領域19を通して
キャパシタ領域16に蓄えられる。この情報の書込および
読出は、ゲート領域15の開閉によって行なわれる。
が、ソース・ドレイン領域20、チャネル領域19を通して
キャパシタ領域16に蓄えられる。この情報の書込および
読出は、ゲート領域15の開閉によって行なわれる。
これらの情報の蓄積に使用されるキャパシタ領域16は、
溝12,13の側壁面、すなわちブロック14の側壁面に沿っ
て広く形成されている。さらに、ブロック14の互いに平
行な１対の側壁面のみならず、それと交わる側壁面にま
でキャパシタ領域16は延びている。したがって、この場
合には、従来に比較して相当に広いキャパシタ領域16が
確保できる。すなわち、この構成によれば、広いキャパ
シタ面積が確保できるようになることから、キャパシタ
領域16に十分に大きな蓄積電荷量を確保でき、ソフトエ
ラーなどによる信頼性の低下を招くことなく半導体記憶
装置の微細化が図れるようになる。
溝12,13の側壁面、すなわちブロック14の側壁面に沿っ
て広く形成されている。さらに、ブロック14の互いに平
行な１対の側壁面のみならず、それと交わる側壁面にま
でキャパシタ領域16は延びている。したがって、この場
合には、従来に比較して相当に広いキャパシタ領域16が
確保できる。すなわち、この構成によれば、広いキャパ
シタ面積が確保できるようになることから、キャパシタ
領域16に十分に大きな蓄積電荷量を確保でき、ソフトエ
ラーなどによる信頼性の低下を招くことなく半導体記憶
装置の微細化が図れるようになる。
一方、キャパシタ領域16がブロック14の互いに平行な１
対の側壁面のみならず、それと交わる側壁面にも形成さ
れていても、この場合には、ソース・ドレイン領域20と
キャパシタ領域16との間にゲート領域15が必ず介在する
ことから、ソース・ドレイン領域20とキャパシタ領域16
との間で短絡が生じることはない。
対の側壁面のみならず、それと交わる側壁面にも形成さ
れていても、この場合には、ソース・ドレイン領域20と
キャパシタ領域16との間にゲート領域15が必ず介在する
ことから、ソース・ドレイン領域20とキャパシタ領域16
との間で短絡が生じることはない。
次に、本発明に係る半導体記憶装置の製造方法を説明す
る。
る。
まず、第3A図において、半導体基板10の上面をシリコン
酸化膜30で覆い、パターニングを行なう。そして、幅の
広い第１の溝31を、シリコン酸化膜30をマスクに反応性
イオンエッチング（RIE）によって形成する。その後、
再びシリコン酸化膜を全面に形成する。さらに、その全
面をRIEによって、第１の溝31の底面が露出するまでエ
ッチングする。そのとき、溝31の側壁面には前記シリコ
ン酸化膜の残渣32が残りサイドウォールが形成される。
この残渣32をマスクに、第１の溝31の底面のエッチング
をRIEによって行ない、第3B図に示すような幅の狭い第
２の溝33を形成する。これらの溝31,33が前記溝12,13
（第１図）を構成する。
酸化膜30で覆い、パターニングを行なう。そして、幅の
広い第１の溝31を、シリコン酸化膜30をマスクに反応性
イオンエッチング（RIE）によって形成する。その後、
再びシリコン酸化膜を全面に形成する。さらに、その全
面をRIEによって、第１の溝31の底面が露出するまでエ
ッチングする。そのとき、溝31の側壁面には前記シリコ
ン酸化膜の残渣32が残りサイドウォールが形成される。
この残渣32をマスクに、第１の溝31の底面のエッチング
をRIEによって行ない、第3B図に示すような幅の狭い第
２の溝33を形成する。これらの溝31,33が前記溝12,13
（第１図）を構成する。
その後、第3C図に示すように、その全面にシリコン窒化
膜34を形成する。続いて、その全面にシリコン酸化膜を
形成した後、RIEによって、溝31,32の側壁部のみにシリ
コン酸化膜の残渣35を残してサイドウォールを形成す
る。その残渣35をマスクに、第２の溝33の底部のシリコ
ン窒化膜34を除去して、第3C図の状態とする。次いで、
その第２の溝33の底部に半導体基板10と同導電型の不純
物層36を形成し、さらに、厚いシリコン酸化膜37を形成
する。この不純物層36とシリコン酸化膜37とが、分離領
域25を構成する。
膜34を形成する。続いて、その全面にシリコン酸化膜を
形成した後、RIEによって、溝31,32の側壁部のみにシリ
コン酸化膜の残渣35を残してサイドウォールを形成す
る。その残渣35をマスクに、第２の溝33の底部のシリコ
ン窒化膜34を除去して、第3C図の状態とする。次いで、
その第２の溝33の底部に半導体基板10と同導電型の不純
物層36を形成し、さらに、厚いシリコン酸化膜37を形成
する。この不純物層36とシリコン酸化膜37とが、分離領
域25を構成する。
次いで、前記シリコン酸化膜の残渣35およびシリコン窒
化膜34を除去する。そして、露出した第２の溝33の側壁
面部に、第3D図に示すように、基板10と逆導電型の不純
物をドーピングして第２の電極層22を形成する。次に、
第２の電極層22の表面に薄い絶縁層23を形成する。続い
て、多結晶シリコンからなる第１の電極層24を、第２の
溝33内を埋め込むように形成して、第3E図の状態とす
る。
化膜34を除去する。そして、露出した第２の溝33の側壁
面部に、第3D図に示すように、基板10と逆導電型の不純
物をドーピングして第２の電極層22を形成する。次に、
第２の電極層22の表面に薄い絶縁層23を形成する。続い
て、多結晶シリコンからなる第１の電極層24を、第２の
溝33内を埋め込むように形成して、第3E図の状態とす
る。
最後に、マスクであるシリコン酸化膜30および残渣32を
除去し、しきい値を制御するためチャネル領域19に不純
物をドーピングする。さらに、シリコン酸化膜からなる
ゲート酸化膜17を形成し、続いてゲート電極18を形成す
る。この場合も、RIEを用いることによって、溝側壁お
よび平面部に選択的に電極18を形成する。そして、ソー
ス・ドレイン領域20を形成する。
除去し、しきい値を制御するためチャネル領域19に不純
物をドーピングする。さらに、シリコン酸化膜からなる
ゲート酸化膜17を形成し、続いてゲート電極18を形成す
る。この場合も、RIEを用いることによって、溝側壁お
よび平面部に選択的に電極18を形成する。そして、ソー
ス・ドレイン領域20を形成する。
さらに、素子分離酸化膜26を形成し、図示しないビット
線およびワード線を形成し、最終保護膜で全体を覆う。
線およびワード線を形成し、最終保護膜で全体を覆う。
以上の方法により、分離併合型溝形キャパシタセルにお
いて、１つの溝の中にキャパシタ部とトランジスタ部を
作る分けた構造を得ることができる。その結果、微細化
されたメモリセルに大きなキャパシタ容量を確保するこ
とができるようになる。
いて、１つの溝の中にキャパシタ部とトランジスタ部を
作る分けた構造を得ることができる。その結果、微細化
されたメモリセルに大きなキャパシタ容量を確保するこ
とができるようになる。
なお、これらの方法は、１トランジスタ−１キャパシタ
型のダイナミックRAMに限らず、たとえば、高抵抗配線
とトランジスタおよびキャパシタなどをセルの中に作り
込むスタティックRAMなどにおける抵抗とキャパシタへ
の応用など、２種以上の単体素子の組合せを必要とする
デバイスなどに採用することができることはもちろんで
ある。これにより、２種以上の単体素子を溝中に作り分
けて、高密度化を達成することが可能となる。
型のダイナミックRAMに限らず、たとえば、高抵抗配線
とトランジスタおよびキャパシタなどをセルの中に作り
込むスタティックRAMなどにおける抵抗とキャパシタへ
の応用など、２種以上の単体素子の組合せを必要とする
デバイスなどに採用することができることはもちろんで
ある。これにより、２種以上の単体素子を溝中に作り分
けて、高密度化を達成することが可能となる。
第１図は、本発明に係る半導体記憶装置の一例の縦断面
部分図である。第２図は、第１図のII−II断面部分図で
ある。第3A図〜第3E図は、本発明に係る半導体記憶装置
の製造方法を説明する縦断面部分図である。第４図は、
従来の半導体記憶装置の第１図に相当する図である。 10は半導体基板、11は主面、12,13は溝、14はブロッ
ク、15はゲート領域、16はキャパシタ領域、20はソース
・ドレイン領域、25は分離領域、31は第１の溝、33は第
２の溝である。
部分図である。第２図は、第１図のII−II断面部分図で
ある。第3A図〜第3E図は、本発明に係る半導体記憶装置
の製造方法を説明する縦断面部分図である。第４図は、
従来の半導体記憶装置の第１図に相当する図である。 10は半導体基板、11は主面、12,13は溝、14はブロッ
ク、15はゲート領域、16はキャパシタ領域、20はソース
・ドレイン領域、25は分離領域、31は第１の溝、33は第
２の溝である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (2)
- 【請求項１】半導体基板と、 前記半導体基板の主表面において、周囲が、前記主表面
から第１の深さにまで形成された第１の溝と、前記第１
の深さからさらに第２の深さまで形成された前記第１の
溝よりも幅の狭い第２の溝とからなる溝部に取囲まれ、
前記溝部において、対向する第１の側面および第２の側
面と、対向する第３の側面および第４の側面とを有する
平面形状が略四角形のブロック領域と、 前記第１の側面の表面と、前記第１の側面に交わる前記
第３の側面の一部および第４の側面の一部の表面とにお
いて、前記第１の深さの位置から前記第２の深さの位置
まで形成された第１ストレージノードと、 前記第２の側面の表面と、前記第２の側面に交わる前記
第３の側面の一部および第４の側面の一部の表面とにお
いて、前記第１の深さの位置から前記第２の深さの位置
まで形成された第２ストレージノードと、 前記第１の側面の表面と、前記第１の側面に交わる第３
の側面の一部および第４の側面の一部の表面との前記半
導体基板の主表面から前記第１の深さにかけた表面と、
前記第１の側面と前記第１の側面に交わる前記第３の側
面の一部および前記第４の側面と交わる前記半導体基板
の主表面の一部の表面とにおいて、それぞれの表面から
所定の深さにかけて形成され、前記第１ストレージノー
ドの上部に電気的に接続された第１チャネル領域と、 前記第２の側面の表面と、前記第２の側面に交わる第３
の側面の一部および第４の側面の一部の表面との前記半
導体基板の主表面から前記第１の深さにかけた表面と、
前記第２の側面と前記第２の側面に交わる前記第３の側
面の一部および前記第４の側面と交わる前記半導体基板
の主表面の一部の表面とにおいて、それぞれの表面から
所定の深さにかけて形成され、前記第２ストレージノー
ドの上部に電気的に接続された第２チャネル領域と、 前記第１チャネル領域の表面に沿って形成された第１ゲ
ート絶縁膜と、 前記第２チャネル領域の表面に沿って形成された第２ゲ
ート絶縁膜と、 前記第１ストレージノードの表面に沿って形成された第
１誘電体膜と、 前記第２ストレージノードの表面に沿って形成された第
２誘電体膜と、 前記第１ゲート絶縁膜の表面に沿って形成された第１ゲ
ート領域と、 前記第２ゲート絶縁膜の表面に沿って形成された第２ゲ
ート領域と、 前記第１誘電体膜の表面に沿って形成された第１セルプ
レートと、 前記第２誘電体膜の表面に沿って形成された第２セルプ
レートと、 前記半導体基板の主表面において、前記第１ゲート領域
および前記第２ゲート領域に囲まれ、前記主表面から所
定の深さにかけて形成されたソース／ドレイン領域と を備え、 前記第１ゲート領域と前記第１ゲート絶縁膜と前記第１
チャネル領域と前記ソース／ドレイン領域とにより第１
トランジスタを構成し、 前記第２ゲート領域と前記第２ゲート絶縁膜と前記第２
チャネル領域と前記ソース／ドレイン領域とにより第２
トランジスタを構成し、 前記第１ストレージノードと前記第１誘電体膜と前記第
１セルプレートとにより第１キャパシタを構成し、 前記第２ストレージノードと前記第２誘電体膜と前記第
２セルプレートとにより第２キャパシタを構成し、 さらに、前記第１トランジスタと前記第１キャパシタと
により第１メモリセルを構成し、 前記第２トランジスタと前記第２キャパシタとにより第
２メモリセルを構成する、 半導体記憶装置。 - 【請求項２】半導体基板の主表面に、周囲が、前記主表
面から第１の深さにまで形成された第１の溝と、前記第
１の深さからさらに第２の深さまで形成された前記第１
の溝よりも幅の狭い第２の溝とからなる溝部を異方性エ
ッチングにより形成し、前記溝部において、対向する第
１の側面および第２の側面と、対向する第３の側面およ
び第４の側面とを有する平面形状が略四角形のブロック
領域を形成する工程と、 前記第１の側面の表面と、前記第１の側面に交わる前記
第３の側面の一部および第４の側面の一部の表面と、前
記第２の側面の表面と、前記第２の側面に交わる前記第
３の側面の一部および第４の側面の一部の表面とにおい
て、前記第１の深さの位置から前記第２の深さの位置ま
での領域に不純物を導入して、第１ストレージノードお
よび第２ストレージノードを形成する工程と、 前記第１ストレージノードおよび第２ストレージノード
の表面に沿って絶縁膜を堆積し、第１誘電体膜および第
２誘電体膜を形成する工程と、 前記第１誘電体膜および第２誘電体膜の表面に沿って多
結晶シリコンを堆積し、第１セルプレートおよび第２セ
ルプレートを形成する工程と、 前記第１の側面の表面と、前記第１の側面に交わる第３
の側面の一部および第４の側面の一部の表面との前記半
導体基板の主表面から前記第１の深さにかけた表面と、
前記第１の側面と前記第１の側面に交わる前記第３の側
面の一部および前記第４の側面と交わる前記半導体基板
の主表面の一部の表面および前記第２の側面の表面と、
前記第２の側面に交わる第３の側面の一部および第４の
側面の一部の表面との前記半導体基板の主表面から前記
第１の深さにかけた表面と、前記第２の側面と前記第２
の側面に交わる前記第３の側面の一部および前記第４の
側面と交わる前記半導体基板の主表面の一部の表面とに
おいて、それぞれの表面から所定の深さにかけて不純物
を導入して、前記第１ストレージノードおよび前記第２
ストレージノードの上部に電気的に接続するように第１
チャネル領域と第２チャネル領域とを形成する工程と、 前記第１チャネル領域および第２チャネル領域の表面に
沿って絶縁膜を堆積し、第１ゲート絶縁膜と第２ゲート
絶縁膜とを形成する工程と、 前記第１ゲート絶縁膜および第２ゲート絶縁膜の表面に
沿って第１ゲート領域および第２ゲート領域とを形成す
る工程と、 前記第１ゲート領域および前記第２ゲート領域に囲まれ
た前記半導体基板の主表面に、不純物を導入してソース
／ドレイン領域を形成する工程と、 を備えた、半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291337A JPH07114240B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置およびその製造方法 |
| US07/261,022 US5027173A (en) | 1987-11-17 | 1988-10-20 | Semiconductor memory device with two separate gates per block |
| DE3835692A DE3835692C2 (de) | 1987-11-17 | 1988-10-20 | Halbleiterspeicheranordnung und Verfahren zu deren Herstellung |
| US07/807,659 US5183774A (en) | 1987-11-17 | 1991-12-16 | Method of making a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291337A JPH07114240B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130557A JPH01130557A (ja) | 1989-05-23 |
| JPH07114240B2 true JPH07114240B2 (ja) | 1995-12-06 |
Family
ID=17767612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291337A Expired - Lifetime JPH07114240B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5027173A (ja) |
| JP (1) | JPH07114240B2 (ja) |
| DE (1) | DE3835692C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144817B2 (ja) * | 1990-03-23 | 2001-03-12 | 株式会社東芝 | 半導体装置 |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| DE69125323T2 (de) * | 1990-07-24 | 1997-09-25 | Semiconductor Energy Lab | Verfahren zum Herstellen isolierender Filme, Kapazitäten und Halbleiteranordnungen |
| US5464780A (en) * | 1990-07-25 | 1995-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulated gate effect transistor in a substrate depression |
| US5156992A (en) * | 1991-06-25 | 1992-10-20 | Texas Instruments Incorporated | Process for forming poly-sheet pillar transistor DRAM cell |
| KR19980036137A (ko) * | 1996-11-16 | 1998-08-05 | 문정환 | 격리막 형성 방법 |
| US7355240B2 (en) * | 2005-09-22 | 2008-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof |
| US7563670B2 (en) * | 2006-11-13 | 2009-07-21 | International Business Machines Corporation | Method for etching single-crystal semiconductor selective to amorphous/polycrystalline semiconductor and structure formed by same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| US4672410A (en) * | 1984-07-12 | 1987-06-09 | Nippon Telegraph & Telephone | Semiconductor memory device with trench surrounding each memory cell |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| JPS61285753A (ja) * | 1985-06-12 | 1986-12-16 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPS6267862A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPS62200758A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体記憶装置 |
| JPS62200759A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体記憶装置 |
| JP2521928B2 (ja) * | 1986-11-13 | 1996-08-07 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63104466A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | Ｍｏｓ型ダイナミツクｒａｍ |
-
1987
- 1987-11-17 JP JP62291337A patent/JPH07114240B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-20 US US07/261,022 patent/US5027173A/en not_active Expired - Lifetime
- 1988-10-20 DE DE3835692A patent/DE3835692C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3835692A1 (de) | 1989-06-01 |
| US5027173A (en) | 1991-06-25 |
| JPH01130557A (ja) | 1989-05-23 |
| DE3835692C2 (de) | 1993-09-30 |
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