JP2512897B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2512897B2 JP2512897B2 JP61085049A JP8504986A JP2512897B2 JP 2512897 B2 JP2512897 B2 JP 2512897B2 JP 61085049 A JP61085049 A JP 61085049A JP 8504986 A JP8504986 A JP 8504986A JP 2512897 B2 JP2512897 B2 JP 2512897B2
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- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリの構造に関するもので、特にＤ
−RAMセルの高集積化を可能にするものである。
−RAMセルの高集積化を可能にするものである。
本発明はスイッチングトランジスタと溝型キャパシタ
から成るＤ−RAM等の半導体メモリ装置において、半導
体基板上に形成された複数の島状の柱状突出部の間にキ
ャパスタ電極を形成し、そのキャパシタ電極上に絶縁領
域を形成し、その側壁にゲート電極を形成し、第１の配
線層により各ゲート電極を接続し、ビットライン等の第
２の配線層により柱状突起部先端に形成された各不純物
領域を接続することにより、高集積化と高速化と特性の
向上とを可能にしたものである。
から成るＤ−RAM等の半導体メモリ装置において、半導
体基板上に形成された複数の島状の柱状突出部の間にキ
ャパスタ電極を形成し、そのキャパシタ電極上に絶縁領
域を形成し、その側壁にゲート電極を形成し、第１の配
線層により各ゲート電極を接続し、ビットライン等の第
２の配線層により柱状突起部先端に形成された各不純物
領域を接続することにより、高集積化と高速化と特性の
向上とを可能にしたものである。
従来から、絶縁ゲート型電界効果トランジスタと情報
記憶部であるキャパシタを備えた素子構造が、半導体メ
モリー層の集積化を図るために種々考えられている。そ
の一例として、第３図に示すようなトレンチキャパシタ
を採用することによってＤ−RAMセルの集積度を向上さ
せる試みがあげられる。これは、ソース領域14,ドレイ
ン領域15、ゲート電極16、及びゲート絶縁膜17から成る
絶縁ゲート型電界効果トランジスタをスイッチングトラ
ンジスタとし、その横に溝（トレンチ）を形成し、この
溝の内面にキャパシタ酸化膜17を設け、さらに溝内部に
第２多結晶Si層６を設けてキャパシタを構成したもので
ある。基板表面と垂直にMOS型コンデンサを形成するこ
の構成によって、メモリユニットの配置を高集積度化す
ることができる（特公昭59−48547）。
記憶部であるキャパシタを備えた素子構造が、半導体メ
モリー層の集積化を図るために種々考えられている。そ
の一例として、第３図に示すようなトレンチキャパシタ
を採用することによってＤ−RAMセルの集積度を向上さ
せる試みがあげられる。これは、ソース領域14,ドレイ
ン領域15、ゲート電極16、及びゲート絶縁膜17から成る
絶縁ゲート型電界効果トランジスタをスイッチングトラ
ンジスタとし、その横に溝（トレンチ）を形成し、この
溝の内面にキャパシタ酸化膜17を設け、さらに溝内部に
第２多結晶Si層６を設けてキャパシタを構成したもので
ある。基板表面と垂直にMOS型コンデンサを形成するこ
の構成によって、メモリユニットの配置を高集積度化す
ることができる（特公昭59−48547）。
特公昭60−23506には、第３図に示されたＤ−RAMセル
に於るキャパシタ絶縁膜とゲート絶縁膜の材料を異なら
せることによって、集積密度をさらに向上させた発明が
開示されている。
に於るキャパシタ絶縁膜とゲート絶縁膜の材料を異なら
せることによって、集積密度をさらに向上させた発明が
開示されている。
しかしながら、第３図のようなトレンチキャパシタを
スイッチングトラジスタの横に設けた構造では、空乏層
が広がってキャパシタ間にパンチスルーが生じてしまう
問題がある。
スイッチングトラジスタの横に設けた構造では、空乏層
が広がってキャパシタ間にパンチスルーが生じてしまう
問題がある。
また、スイッチングトランジスタとキャパシタを半導
体基板上に並べて形成しているためにセルの小型化にも
限度があった。キャパシタについてはトレンチの採用に
よって、基板表面上のメモリセルの占有面積を減少させ
ることはできたが、スイッチングトランジスタについて
は、W/L比の点からその占有面積を減少させることは困
難であった。
体基板上に並べて形成しているためにセルの小型化にも
限度があった。キャパシタについてはトレンチの採用に
よって、基板表面上のメモリセルの占有面積を減少させ
ることはできたが、スイッチングトランジスタについて
は、W/L比の点からその占有面積を減少させることは困
難であった。
セルサイズの微小化に伴い、ワードラインに対するマ
スクずれのマージンが低下するので、歩留りの点等から
可能な限りマスクの枚数を減らす事が要望されていた。
スクずれのマージンが低下するので、歩留りの点等から
可能な限りマスクの枚数を減らす事が要望されていた。
本発明は、スイチングトランジスタをキャパシタの上
に形成することにより、上記問題点を解決しようとする
ものである。すなわち、半導体基板内の柱状突出部の間
を多結晶Siで埋めこれをセルプレートとし、このセルプ
レートの上に厚い酸化膜を成長させて延長部を形成し、
柱状突起部の上部の延長部の側壁に多結晶Siゲートを設
け、柱状突起部頂上部のソース／ドレイン領域と共にス
イッチングトランジスタを構成した。
に形成することにより、上記問題点を解決しようとする
ものである。すなわち、半導体基板内の柱状突出部の間
を多結晶Siで埋めこれをセルプレートとし、このセルプ
レートの上に厚い酸化膜を成長させて延長部を形成し、
柱状突起部の上部の延長部の側壁に多結晶Siゲートを設
け、柱状突起部頂上部のソース／ドレイン領域と共にス
イッチングトランジスタを構成した。
〔作 用〕 このようなＤ−RAMの構成を採用することによって、
スイッチングトランジスタはキャパシタ上に形成される
ことになって、１個のセルに要する面積は従来のものに
比して減少し、その分Ｄ−RAMの集積度を高めることが
できる。
スイッチングトランジスタはキャパシタ上に形成される
ことになって、１個のセルに要する面積は従来のものに
比して減少し、その分Ｄ−RAMの集積度を高めることが
できる。
しかも、半導体基板の突起部よりも突出しており且つ
突起部を囲んでいる絶縁領域の側面で且つ突起部の上方
に側壁状のゲート電極が形成されており、更に、突起部
の側面に形成される反転層と突起部の先端部で且つゲー
ト電極下以外の部分に形成されている不純物領域とが夫
々一方及び他方のソース／ドレイン領域になっているの
で、側壁の幅がゲート長になるが、側壁状のゲート電極
は絶縁領域に対してセルフアラインで形成することがで
きる。このため、ゲート長を極めて短くして、動作速度
を高めることもできる。
突起部を囲んでいる絶縁領域の側面で且つ突起部の上方
に側壁状のゲート電極が形成されており、更に、突起部
の側面に形成される反転層と突起部の先端部で且つゲー
ト電極下以外の部分に形成されている不純物領域とが夫
々一方及び他方のソース／ドレイン領域になっているの
で、側壁の幅がゲート長になるが、側壁状のゲート電極
は絶縁領域に対してセルフアラインで形成することがで
きる。このため、ゲート長を極めて短くして、動作速度
を高めることもできる。
更に、絶縁領域がキャパシタ電極上に形成されてお
り、この絶縁領域の側面にゲート電極が形成されている
ので、キャパシタ電極の側面にゲート電極が形成されて
いる構造に比べて、キャパシタ電極に印加される電圧に
よってゲート電極による電界が影響を受けにくい。この
ため、記憶動作特性を向上させることもできる。
り、この絶縁領域の側面にゲート電極が形成されている
ので、キャパシタ電極の側面にゲート電極が形成されて
いる構造に比べて、キャパシタ電極に印加される電圧に
よってゲート電極による電界が影響を受けにくい。この
ため、記憶動作特性を向上させることもできる。
また、キャパシタ間は溝及び溝底部のチャンネルスト
ッパーにより電気的に分離されているので、キャパシタ
間のパンチスルーが物理的に起こりにくい構造になって
いる。
ッパーにより電気的に分離されているので、キャパシタ
間のパンチスルーが物理的に起こりにくい構造になって
いる。
第１図Ａは本発明のメモリ装置の平面図、第１図Ｂは
第１図1Aに於けるＢ−Ｂ′についての断面図、第１図Ｃ
はＣ−Ｃ′についての断面図であるが、ワードライン６
は各柱状突起部のトランジスタのゲート電極となり、ビ
ットライン12はトランジスタのソース／ドレイン部11
に、２本の対角線で示したコンタクト窓で接続されてい
る。第１図Ｂに示すように、基板上に形成された各柱状
突起部の間には第１多結晶Si5が埋められセルプレート
として機能する。そのキャパシタ上部に絶縁層７により
延長部分を設け、その側壁部に第２多結晶Si6によりゲ
ート電極を設け、ソース／ドレイン部11と共にスイッチ
ングトランジスタを構成する。各メモリユニットは第１
図Ｄに示すようにワード線６により接続されている。キ
ャパシタは、第１多結晶Si5とキャパシタ酸化膜４と柱
状突起部内のP-Si層により構成され、キャパシタ酸化膜
４に接する柱状突起部の表面に反転層が形成されて電荷
が蓄積される。
第１図1Aに於けるＢ−Ｂ′についての断面図、第１図Ｃ
はＣ−Ｃ′についての断面図であるが、ワードライン６
は各柱状突起部のトランジスタのゲート電極となり、ビ
ットライン12はトランジスタのソース／ドレイン部11
に、２本の対角線で示したコンタクト窓で接続されてい
る。第１図Ｂに示すように、基板上に形成された各柱状
突起部の間には第１多結晶Si5が埋められセルプレート
として機能する。そのキャパシタ上部に絶縁層７により
延長部分を設け、その側壁部に第２多結晶Si6によりゲ
ート電極を設け、ソース／ドレイン部11と共にスイッチ
ングトランジスタを構成する。各メモリユニットは第１
図Ｄに示すようにワード線６により接続されている。キ
ャパシタは、第１多結晶Si5とキャパシタ酸化膜４と柱
状突起部内のP-Si層により構成され、キャパシタ酸化膜
４に接する柱状突起部の表面に反転層が形成されて電荷
が蓄積される。
ソース／ドレイン領域11は、上方の書き込み時にはソ
ース、読み出した時にはドレインとして作用する。ワー
ドライン６に信号が印加されてスイッチングトランジス
タがオンの状態になると、ビットラインBL12の状態に応
じてゲート酸化膜直下のチャンネルを通して柱状突起部
の周囲のキャパシタに電荷が出入する。隣のメサ部のキ
ャパシタとは溝底部に設けられたチャンネルストッパー
９により電気的に分離されているので、キャパシタ間の
パンチスルーは発生しない。
ース、読み出した時にはドレインとして作用する。ワー
ドライン６に信号が印加されてスイッチングトランジス
タがオンの状態になると、ビットラインBL12の状態に応
じてゲート酸化膜直下のチャンネルを通して柱状突起部
の周囲のキャパシタに電荷が出入する。隣のメサ部のキ
ャパシタとは溝底部に設けられたチャンネルストッパー
９により電気的に分離されているので、キャパシタ間の
パンチスルーは発生しない。
次に第２図Ａ〜Ｇを参照して本発明の実施例のＤ−RA
Mセルを製造工程に基づいて説明する。
Mセルを製造工程に基づいて説明する。
まず第２図Ａに示すようにP-Si基板１に酸化膜２を形
成し、フォトレジストをマスクとして酸化膜２を設けた
P-シリコン基板１にトレンチエッチングを施し、柱状の
シリコンの突起部3a,3b,3c…を作る。溝底部にアクセプ
ターをイオン注入してチャンネルストッパー９を設ける
（第２図Ｂ）。溝内面にキャパシタ酸化膜となる酸化膜
４を形成して、第１多結晶シリコン５を全面にデポジッ
トする（第２図Ｃ）。第１多結晶Si層５の表面を酸化し
て酸化膜７により延長部を形成する。全面に第２多結晶
Si層６を付着させ（第２図Ｄ）、各柱状突起部を繋ぐ部
分をフォトレジスト８によって覆ってRIE処理を行い、
行方向の突起部3a,3b,3c…同士を繋ぐ部分に第２多結晶
Si層６を残すと共に、突起部3a,3b,3c…を囲む酸化膜延
長部７の側面にも側壁状に第２多結晶Si層６を残す。こ
の側壁状の第２多結晶Si層６の幅がゲート長になる（第
２図E,F）。第２多結晶Si層６の表面に酸化膜10を形成
した後、ドナーをイオン注入してアニーリングを行いソ
ース／ドレイン部11を形成する（第２図Ｇ）。各ソース
／ドレイン部11を接続するビットライン12をAlにより形
成し、本発明のＤ−RAMセルを完成させる。
成し、フォトレジストをマスクとして酸化膜２を設けた
P-シリコン基板１にトレンチエッチングを施し、柱状の
シリコンの突起部3a,3b,3c…を作る。溝底部にアクセプ
ターをイオン注入してチャンネルストッパー９を設ける
（第２図Ｂ）。溝内面にキャパシタ酸化膜となる酸化膜
４を形成して、第１多結晶シリコン５を全面にデポジッ
トする（第２図Ｃ）。第１多結晶Si層５の表面を酸化し
て酸化膜７により延長部を形成する。全面に第２多結晶
Si層６を付着させ（第２図Ｄ）、各柱状突起部を繋ぐ部
分をフォトレジスト８によって覆ってRIE処理を行い、
行方向の突起部3a,3b,3c…同士を繋ぐ部分に第２多結晶
Si層６を残すと共に、突起部3a,3b,3c…を囲む酸化膜延
長部７の側面にも側壁状に第２多結晶Si層６を残す。こ
の側壁状の第２多結晶Si層６の幅がゲート長になる（第
２図E,F）。第２多結晶Si層６の表面に酸化膜10を形成
した後、ドナーをイオン注入してアニーリングを行いソ
ース／ドレイン部11を形成する（第２図Ｇ）。各ソース
／ドレイン部11を接続するビットライン12をAlにより形
成し、本発明のＤ−RAMセルを完成させる。
（発明の効果〕 上述したように、本発明は、柱状シリコン突起部の周
辺をセルプレートとし、柱状突起部の上部にリング状に
ゲートを設けてスイッチングトランジスタを形成してい
るのでセルの占有面積が小さくでき、高集積化を図るこ
とができる。
辺をセルプレートとし、柱状突起部の上部にリング状に
ゲートを設けてスイッチングトランジスタを形成してい
るのでセルの占有面積が小さくでき、高集積化を図るこ
とができる。
しかも、側壁状のゲート電極は絶縁領域に対してセル
フアラインで形成するができるので、ゲート長を極めて
短くして、動作速度を高めることもできる。更に、キャ
パシタ電極に印加される電圧によってゲート電極による
電界が影響を受けにくいので、記憶動作特性を向上させ
ることもできる。
フアラインで形成するができるので、ゲート長を極めて
短くして、動作速度を高めることもできる。更に、キャ
パシタ電極に印加される電圧によってゲート電極による
電界が影響を受けにくいので、記憶動作特性を向上させ
ることもできる。
また、隣同士のキャパシタは溝底部のチャンネルスト
ッパーにより電気的に分離されているので、各キャパシ
タがパンチスルーの影響を受けることはない。
ッパーにより電気的に分離されているので、各キャパシ
タがパンチスルーの影響を受けることはない。
さらに、本発明のＤ−RAMセルはゲート電極をセルフ
アラインで形成することができ、そのワードラインはサ
イドウォール部分を通っていさえすれば良いので、本発
明に於いては従来の素子に必要とされたマスク合わせの
きびしさを考慮する必要がなく、また必要なマスク数も
少なくて済む。
アラインで形成することができ、そのワードラインはサ
イドウォール部分を通っていさえすれば良いので、本発
明に於いては従来の素子に必要とされたマスク合わせの
きびしさを考慮する必要がなく、また必要なマスク数も
少なくて済む。
また、本発明のＤ−RAMのトランジスタは単結晶の部
分に作り込まれるので、多結晶中のものに較べて特性が
良い。
分に作り込まれるので、多結晶中のものに較べて特性が
良い。
このような事から本発明のメモリ装置によって、従来
のトレンチキャパシタ型の半導体メモリ装置よりも高集
積で高信頼性の半導体メモリが得られる。
のトレンチキャパシタ型の半導体メモリ装置よりも高集
積で高信頼性の半導体メモリが得られる。
第１図Ａは本発明のメモリ装置の平面図、第１図B,C,D
はその断面図である。第２図Ａ〜Ｇは本発明のメモリ装
置の製造工程を各工程毎に示した図である。第３図は従
来のトレンチキャパシタ型Ｄ−RAMセルの断面図であ
る。 １……P-Si基板、2,4,7,10……酸化膜 3a,3b,3c……柱状突起部、５……第１多結晶Si層 ６……第２多結晶Si層、８……フォトレジスト膜 ９……チャンネルストッパー 11……ソース／ドレイン部、12……ビットライン 13……ソース、14……ドレイン 15……ゲート、16……ゲート酸化膜 17……キャパシタ酸化膜
はその断面図である。第２図Ａ〜Ｇは本発明のメモリ装
置の製造工程を各工程毎に示した図である。第３図は従
来のトレンチキャパシタ型Ｄ−RAMセルの断面図であ
る。 １……P-Si基板、2,4,7,10……酸化膜 3a,3b,3c……柱状突起部、５……第１多結晶Si層 ６……第２多結晶Si層、８……フォトレジスト膜 ９……チャンネルストッパー 11……ソース／ドレイン部、12……ビットライン 13……ソース、14……ドレイン 15……ゲート、16……ゲート酸化膜 17……キャパシタ酸化膜
Claims (1)
- 【請求項１】複数の島状の突起部が半導体基板に行列状
に形成されて上記突起部同士の間に溝が形成されてお
り、 上記溝の内面にキャパシタ絶縁膜が形成されており、 内面に上記キャパシタ絶縁膜が形成されている上記溝が
キャパシタ電極で埋められており、 上記キャパシタ絶縁膜を介して上記キャパシタ電極と対
向している上記突起部の側面に形成される反転層が一方
のソース／ドレイン領域になっており、 上記突起部よりも突出している絶縁領域が上記キャパシ
タ電極上に形成されており、 上記突起部を囲む上記絶縁領域の側面で且つ上記突起部
の上方に側壁状のゲート電極が形成されており、 上記突起部の先端部で且つ上記ゲート電極下以下の部分
に形成されている不純物領域が他方のソース／ドレイン
領域になっており、 行方向の複数の上記ゲート電極同士が第１の配線層で接
続されており、 上記ゲート電極と絶縁されている第２の配線層で列方向
の複数の上記不純物領域同士が接続されている半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085049A JP2512897B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085049A JP2512897B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243357A JPS62243357A (ja) | 1987-10-23 |
| JP2512897B2 true JP2512897B2 (ja) | 1996-07-03 |
Family
ID=13847812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085049A Expired - Fee Related JP2512897B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512897B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648719B2 (ja) * | 1984-01-20 | 1994-06-22 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0680804B2 (ja) * | 1984-12-18 | 1994-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
-
1986
- 1986-04-15 JP JP61085049A patent/JP2512897B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243357A (ja) | 1987-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |