JP2692364B2 - Ｍｏｓ型半導体記憶装置とその製造方法。 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にMOS型半導体記
憶装置に関する。

〔従来の技術〕

一般に、MOS型半導体記憶装置のメモリセルアレイは
メモリセルの選択用MOSトランジスタのゲート電極を接
続してワード線とし、選択用MOSトランジスタのドレイ
ン領域を接続してビット線としている。

従来のメモリセルアレイでは、選択用MOSトランジス
タは平面的に配置されるから、ワード線の幅は選択用MO
Sトランジスタのゲート長で決定される。第９図に、ROM
（リード・オンリ・メモリー）の場合を例として従来装
置におけるメモリセルアレイの平面図を示す。７は多結
晶シリコンのワード線すなわち選択用MOS型トランジス
タのゲート電極、12はアルミニウムのビット線であり選
択用MOS型トランジスタのｎ型ドレイン領域８とコンタ
クト孔11を介して接続されている。

〔発明が解決しようとする課題〕

この従来の半導体記憶装置におけるメモリセルアレイ
の構成では、集積度を向上させるためにビット線方向に
メモリセルアレイサイズを縮めようとするとワード線の
幅が障害となる。即ち、平面的なMOSトランジスタの配
置であるために、許される最小の加工寸法の限界、或は
選択用MOSトランジスタの特性を保障できる最小のチャ
ネル長までしかワード線の幅を小さくすることができな
い。

〔課題を解決するための手段〕

本発明のMOS型半導体記憶装置は、半導体基体主平面
に複数のメモリセルをマトリクス状に配列し、ワード線
とビット線によって選択用MOSトランジスタを駆動して
前記メモリセルの選択を行うMOS型半導体記憶装置にお
いて、前記メモリセル間は、前記半導体基体にビット線
と平行に設けられた分離用溝に埋め込まれた絶縁材料に
よっ分離され、前記分離用溝と交差する方向に、互いに
隣接する２つの前記分離用溝間の半導体基体とその両側
の絶縁材料とに亘って穿たれた前記分離用溝より浅いス
トライプ状のトランジスタ用溝の側壁に導電体のワード
線が設置され、前記番地選択用MOSトランジスタのチャ
ネルが前記ワード線をゲート電極として前記半導体基体
主平面と交わる方向に形成され、前記番地選択用MOSト
ランジスタのソース領域が前記トランジスタ用溝の底面
にのみ形成されているというものである。

この場合、ソース領域がワード線ごとに連結されてい
てもよい。

あるいは、ソース領域が番地選択用MOSトランジスタ
毎に分離されていてもよい。更に、互いに分離されたソ
ース領域がそれぞれ情報電荷用の蓄積キャパシタに接続
されていてもよい。

又、本発明のMOS型半導体装置の製造方法は、半導体
基体主面にマトリクス状に配列された複数の分離用溝を
形成し絶縁材料を埋め込む工程と、隣接する２つの前記
分離用溝の間を通って所定方向に走行しその両側の前記
分離用溝に亘るストライプ状のトランジスタ用溝を前記
絶縁材料と半導体基体とのエッチング速度の差が無視で
きるエッチング手段を用いて形成する工程と、前記トラ
ンジスタ用溝の側面を被覆するゲート絶縁膜を形成し導
電体膜を堆積し異方性エッチングを行なってワード線を
兼ねるゲート電極を形成する工程と、前記分離用溝とト
ランジスタ用溝とで囲まれた前記半導体基体主面及び前
記トランジスタ用溝底面にそれぞれ不純物を導入してド
レイン領域及びソース領域を形成する工程と、層間絶縁
膜を形成し前記ドレイン領域に達するコンタクト孔を形
成する工程と、前記層間絶縁膜を選択的に被覆して前記
トランジスタ用溝と交差して走行し前記コンタクト孔を
介してドレイン領域に接続するビット線を形成する工程
を有するというものである。

〔作用〕

選択用MOSトランジスタを半導体基体主平面に垂直に
配置できるから、メモリセルの平面積を従来装置よりも
縮小できる。選択用MOSトランジスタのチャネル長、す
なわちワード線幅を基体主平面に垂直な方向にできるか
らである。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明によるROMセルアレイの平面図を示
す。

７は多結晶シリコンのワード線、すなわち選択用縦型
MOSトランジスタのゲート電極、８はビット線に接続さ
れるｎ型ドレイン領域、９はｎ型ソース領域を共通接続
したグランド配線、３はメモリセルを分離するために基
板中に埋め込まれた絶縁膜、12はビット線（アルミニウ
ム配線）、11はビット線と選択用MOSトランジスタのド
レインをつなぐコンタクト孔である。

第２図は第１図のＡ−Ａ線断面図でありメモリセルの
選択用縦型MOSトランジスタ部の断面を示す。ｐ型シリ
コン基体１の主平面に掘られたトランジスタ用溝の上部
にｎ型ドレイン領域８、底部にｎ型のソース領域９が形
成され、多結晶シリコンのゲート電極７はゲート絶縁膜
５を介して溝の側壁に形成されている。ビット線12は厚
い層間絶縁膜10上に配置され、コンタクト孔11を介して
ドレイン領域８と接続されている。

第３図は第１図のＢ−Ｂ線断面図でありメモリセル間
の分離領域の断面である。メモリセル間の分離用にｐ型
シリコン基体１中にあらかじめ埋め込まれた埋込用絶縁
膜３に第２図で説明したものと同時に掘られた縦型トラ
ンジスタ用溝を有し、その縦型トランジスタ用溝の側壁
に多結晶シリコンのワード線７が形成されている。

第４図は第１図Ｃ−Ｃ線断面図であり、メモリセル間
の分離の様子を示したものである。選択用MOSトランジ
スタのｎ型ドレイン領域８はセル間分離用の溝２とそこ
に埋め込まれた埋込用酸化シリコン膜３で分離されてい
る。

次に、この実施例の望ましい製造方法について説明す
る。

第５図（ａ）〜（ｄ），第６図（ａ）〜（ｄ）はそれ
ぞれ第２図，第３図に対応した工程断面図である。

第５図（ａ），第６図（ａ）に示すように、ｐ型シリ
コン基体１の主平面の将来メモリセル間の分離領域とな
る部分に分離用溝２を２μｍの深さに掘りその内部をシ
リコン酸化膜３で埋設する。

次に、第５図（ｂ），第６図（ｂ）に示すように、ワ
ード線方向に沿ってストライプ状のトランジスタ用溝４
を1.5μｍの深さに掘る。このパターニングはシリコン
と酸化シリコン膜に対してほとんど同じエッチング速度
を有する（すなわち、速度の差が無視できる）ような異
方性の強い方法によって実行される。例えばCF₄系のガ
スを用いたRIE（リアクティブ・イオン・エッチ）で行
うことができる。

次に、第５図（ｃ），第６図（ｃ）に示すように、シ
リコン表面を熱酸化してゲート酸化シリコン膜５を形成
した後多結晶シリコン膜６を200nmの厚さに成長し、ｎ
型不純物であるリンを導入する。

次に、第５図（ｄ），第６図（ｄ）に示すように、異
方性の強いエッチング方法、例えばCl₂ガスを用いたECR
エッチングによってエッチバックして平坦部上の多結晶
シリコン膜６をエッチング除去すると、トランジスタ用
溝４の側壁にのみ多結晶シリコンが残りワード線すなわ
ちゲート電極７が形成される。その後ゲート電極７をマ
スクとしてｎ型不純物であるヒ素をイオン打ち込みして
ｎ型ドレイン領域8,n型ソース領域９を形成する。以降
公知の技術を適用し、厚い層間絶縁膜10を成長し、コン
タクト孔11を開孔し、アルミニウムのビット線12を順次
形成して第１図〜第４図に示した装置が完成する。

本実施例を第９図の従来装置と比較してみると、例え
ば使用できる最小の加工寸法が１μｍの場合に従来装置
のワード線の幅を１μｍであり本実施例の場合にはワー
ド線の幅は0.2μｍとなり一個のメモリセル当り0.8μｍ
の縮小が可能である。

なお、コード方式としては、従来例と同様に各種の方
式が可能である。

次に、本発明の他の実施例について説明する。第７図
は本発明によるDRAMセルアレイの平面図である。図に示
したようなメモリセルの配置はフォールディッド型ビッ
トライン方式のアレイ構成と呼ばれている。

７は多結晶シリコンのワード線すなわち選択用縦型MO
Sトランジスタのゲート電極、８はｎ型ドレイン領域、1
3は情報電荷用の蓄積キャパシタ用溝、14はキャパシタ
用の多結晶シリコン電極、３はメモリセルを分離するた
めに基板中に埋め込まれた絶縁膜、12はアルミニウムの
ビット線、11はビット線と選択用MOSトランジスタのド
レインをつなぐコンタクト孔である。

第８図は第７図Ａ−Ａ線断面図である。ｐ型シリコン
基体１の主平面に掘られたトランジスタ用溝４の上部に
ｎ型ドレイン領域８、底部に蓄積キャパシタ用溝13、ｎ
型ソース領域15が形成され、多結晶シリコンのゲート電
極７はゲート絶縁膜を介して溝の側壁に形成されてい
る。キャパシタ用溝13は容量絶縁膜16を挟んでキャパシ
タ用多結晶シリコン電極で埋め込まれている。アルミニ
ウムのビット線12は厚い層間絶縁膜10上に配置されコン
タクト孔11を介してドレイン領域８と接続される。

本実施例の基本的な製造方法は第１の実施例で説明し
たものと同じであるから省略する。DRAM用溝キャパシタ
の製造に関しては公知の任意の技術を利用できる。本実
施例においては、DRAMセルとして溝型キャパシタを有す
る場合について説明したが、キャパシタ部を積層型ある
いはその他の構造にした場合にも本発明を適用できるこ
とは明らかである。

〔発明の効果〕

以上説明したように本発明はメモリセルの選択用トラ
ンジスタを縦型MOSトランジスタとし、メモリセル活性
領域と分離領域の両方に連続したストライプ状の溝の側
壁にワード線（縦型MOSトランジスタのゲート電極）を
配置したので、平面的なワード線の幅を使用するワード
線材料の膜厚にまで縮小できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の平面図、第２図は第１
図のＡ−Ａ線断面図、第３図は第１図のＢ−Ｂ線断面
図、第４図は第１図のＣ−Ｃ線断面図、第５図（ａ）〜
（ｄ）は第２図に対応する工程断面図、第６図（ａ）〜
（ｄ）は第３図に対応する工程断面図、第７図は本発明
の第２の実施例の平面図、第８図は第７図のＡ−Ａ線断
面図、第９図は第１図に対応する従来装置の平面図であ
る。 １……ｐ型シリコン基体、２……メモリセル間分離用
溝、３……埋込用酸化シリコン膜、４……縦型トランジ
スタ用溝、５……ゲート酸化シリコン膜、６……多結晶
シリコン膜、７……ワード線、８……ｎ型ドレイン領
域、9,15……ｎ型ソース領域、10……厚い層間絶縁膜、
11……コンタクト孔、12……ビット線、13……蓄積キャ
パシタ用溝、14……キャパシタ用多結晶シリコン電極、
16……容量絶縁膜。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体主平面に複数のメモリセルをマ
   トリクス状に配列し、ワード線とビット線によって選択
   用MOSトランジスタを駆動して前記メモリセルの選択を
   行うMOS型半導体記憶装置において、前記メモリセル間
   は、前記半導体基体にビット線と平行に設けられた分離
   用溝に埋め込まれた絶縁材料によって分離され、前記分
   離用溝と交差する方向に、互いに隣接する２つの前記分
   離用溝間の半導体基体とその両側の絶縁材料とに亘って
   穿たれた前記分離用溝より浅いストライプ状のトランジ
   スタ用溝の側壁に導電体のワード線が設置され、前記番
   地選択用MOSトランジスタのチャネルが前記ワード線を
   ゲート電極として前記半導体基体主平面と交わる方向に
   形成され、前記番地選択用MOSトランジスタのソース領
   域が前記トランジスタ用溝の底面にのみ形成されている
   ことを特徴とするMOS型半導体記憶装置。
2. 【請求項２】ソース領域がワード線ごとに連結されてい
   る請求項１記載のMOS型半導体記憶装置。
3. 【請求項３】ソース領域が番地選択用MOSトランジスタ
   毎に分離されている請求項１記載のMOS型半導体記憶装
   置。
4. 【請求項４】互いに分離されたソース領域がそれぞれ情
   報電荷用の蓄積キャパシタに接続されている請求項３記
   載のMOS型半導体記憶装置。
5. 【請求項５】半導体基体主面にマトリクス状に配列され
   た複数の分離用溝を形成し絶縁材料を埋め込む工程と、
   隣接する２つの前記分離用溝の間を通って所定方向に走
   行しその両側の前記分離用溝に亘るストライプ状のトラ
   ンジスタ用溝を前記絶縁材料と半導体基体とのエッチン
   グ速度の差が無視できるエッチング手段を用いて形成す
   る工程と、前記トランジスタ用溝の側面を被覆するゲー
   ト絶縁膜を形成し導電体膜を堆積し異方性エッチングを
   行なってワード線を兼ねるゲート電極を形成する工程
   と、前記分離用溝とトランジスタ用溝とで囲まれた前記
   半導体基体主面及び前記トランジスタ用溝底面にそれぞ
   れ不純物を導入してドレイン領域及びソース領域を形成
   する工程と、層間絶縁膜を形成し前記ドレイン領域に達
   するコンタクト孔を形成する工程と、前記層間絶縁膜を
   選択的に被覆して前記トランジスタ用溝と交差して走行
   し前記コンタクト孔を介してドレイン領域に接続するビ
   ット線を形成する工程とを有することを特徴とするMOS
   型半導体記憶装置の製造方法。