JPS61285753A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体記憶装置、特に半導体基板の溝に容量と
絶縁ゲート型電界効果トランジスタを形成した半導体記
憶装置に関する。

（ロ）　従来の技術 １個のトランジスタと１個のキャパシタより成るｌトラ
ンジスタセル構造を有するダイナミックランダムアクセ
スメモリＣＤ−ＲＡＭ）では、半導体基板上に互いに電
気的に分離された多数のセルを形成しなくてはならない
。そして大容量Ｄ−ＲＡＭを製造するに際して各メモリ
セルの占有面積をできる限り小さくする必要性がある。

第１図および第２図に示す構造は溝形キャパシタ分離構
造のメモリセルであり、キャパシタを溝形にするととに
よりキャパシタの面積の縮少を図っている。公知文献と
しては特開昭５９−２３６２号公報（ＨＯｌ、Ｌ２７１
０４）等が知られている。

第４図に於いて点線で囲まれた領域が１トランジスタと
１キヤパシタより成るセルの１単位である。゛Ｐ屋半導
体基板（４υ内のセルの中心にＮ　拡散層（４２１を設
け、これと離間し且つこれを囲む様に他のＮ　拡散層（
４３を設け、両波散層（４り（４３間の絶縁膜０弔上に
ポリシリコンより成るゲート電極（４５１を設けてｌト
ランジスタを形成している。またセルの周辺に設けた溝
＋４６１には底部に分離用のフィールド酸化膜（４ηを
設け、溝（４６１内に絶縁膜（４荀を介してポリシリコ
ンより成るキャパシタ用電極（４８を設けて溝（４ｔｉ
側面Ｖｃ１キャパシタを形成している。なおフィールド
酸化膜Ωη下にはＰ　型のチャンネルストツノく領域（
４ｇ）が設けられ、溝にの両側面に設けたキャノくシタ
を分離している。中心のＮ　拡散層（６）にはアルミニ
ウムより成るビット線艶か接続され、ゲート電極（ハ）
はワード線Ｓηとして働く。

（ハ）発明が解決しようとする問題点 しかし斯上した溝形キャパシタ分離構造のメモリセルで
は、ｌキャパシタを溝（イ）側面に形成できるのでメモ
リセルの占有面積の縮少を図れるが、大容量のメモリを
形成するためにはまだ十分でなく更にメモリセルの占有
面積の縮少が要望されている。

に）問題点を解決するための手段 本発明は断点に鑑みてなされ、等方性エツチングによる
上部溝（２）と異方性エラチンｚによる下部溝（３）と
を設け、上部溝（２）の斜面（６）に１トランジスタを
形成し、下部溝（３）に１キヤ／くシタを形成すること
により従来の欠点を大巾に改善したメモリセルを提供す
るものである。

（ホ）作用 本発明に依れば、上部溝（２）の斜面（６）にメモリセ
ルの１トランジスタを形成することにより１トランジス
タの平面的な面積を減少させ、メモリセルの占有面積の
縮少を図れる。

（へ）実施例 第１図は本発明に依るメモリセルを説明する上面図であ
り、第２図は第１図の■−■線断面図である。

本発明に依るメモリセルは溝形キャパシタ分離構造を有
し、１個のトランジスタと１個のキャパシタより成るＤ
−ＲＡＭのメモリセルである。第１図の中央の正方形状
の領域に本発明のメモリセルの２単位が形成されている
。Ｐ壓の半導体基板（１；は上部溝（２）および下部溝
（３）によって格子状に分割された台地状のメサ部（４
）を多数形成している。

メサ部（４）の中央圧はＮ　型拡散層（５）を設け、メ
サ部（４）の周辺には上部溝（２）の側面を利用して斜
面（６）が形成されている。下部溝（３）の側面にはＮ
　型拡散層（７）を設け、下部溝（３）の底面にはフィ
ールド酸化膜（８）とその直下にＰ　型のチャンネルス
トツノく領域（９）を設けている。斜面には絶縁膜Ｑｌ
を介してポリシリコンより成るゲート電極（１１１を設
け１両拡散層＋５１（７１とで共同してｌトランジスタ
を形成している。下部溝（３）内には絶縁膜α〔を介し
てＮ　型拡散層（７）上にポリシリコンより成るキャパ
シタ用電極α２を設けて下部溝（３）側面のＮ　型拡散
層（７）とで１キヤパシタを形成している。なお第１図
で点線で示す様にゲート電極（１１）のポリシリコンを
延在させてワード線αＪを形成し、Ｎ　型拡散層（５）
には一点鎖線で示すアルミニウムより成るビット線α滲
が接続されている。なおワード線α３とビット線α徂ｉ
層間絶縁膜（１５＋で絶縁されて多層配線されている。

斯上した本発明に依るメモリセルは１トランジスタを上
部溝（２）側面に設けた斜面（６）に形成しているので
、ｌトランジスタの平面的面積を従来の構造より縮少で
きるのである。

次に本発明に依るメモリセルの製造方法を第３図Ａ乃至
第３図Ｈを参照して詳述する。

先ず第３図Ａに示すように、Ｐ型シリコン基板（２Ｉｌ
上にバターニングしたレジスト層＠を形成した後、レジ
スト層のをマスクとしてシリコン基板Ｃ！υをケミカル
エツチングして上部溝のを形成する。

上部溝（ハ）はケミカルエツチングで形成するので深さ
方向と略同じ巾に横方向にもサイドエツチングされて斜
面（財）を形成する。

次に第３図ＢＫ示すように、シリコン基板０９表面に絶
縁膜（ハ）を付着して上部溝のを含めて平坦化を行い、
レジスト層（至）を付着した後上部溝のより狭い開口を
設け、上部溝（ハ）の下に垂直方向にＲＩ　　−Ｅエツ
チングして下部溝□□□を形成する。この上部溝のと下
部溝（イ）とで本発明に用いる溝を形成している。

次に第３図ＣＫ示すように、レジスト層■を除去した後
、シリコン窒化膜酩を全面に付着してＲＩＥエツチング
を行い溝の翰の側面に選択的に残存させる。その後ボロ
ンを加速電圧４０ＫｅＶ、ドーズ量４Ｘ１０　　ｃｍ　
　でイオン注入を行い、下部溝（２）の底面に選択的に
Ｐ　型のチャンネルストッパ領域四を形成する。

次に第３図りに示すように、シリコン窒化膜弼をマスク
として１０００℃ウェットＯ７雰囲気中で選択酸化を行
い、下部溝罰の底面に厚さ０．３〜１μｍの５ｉＯｚよ
り成るフィールド酸化膜（７）を形成する。このときフ
ィールド酸化膜（７）下にチャンネルストッパ領域のも
拡散される。

次に第３図Ｅに示すように、シリコン窒化膜（ハ）をエ
ツチング除去し溝（イ）側面を露出した後、リン又はヒ
素を拡散して溝＠の側面にＮ　型拡散層６１）を形成す
る。

次に第３図Ｆに示すよ５Ｋ、半導体基板＋２１１上の絶
縁膜（ハ）をエツチング除去した後、基板仰表面を熱酸
化して酸化膜０２鉛よび第１のポリシリコン１器とを全
面に付着する。第１のポリシリコン層Ｑは下部溝−のた
めに大きくくぼむため和平脂化を行う絶縁膜（財）で溝
（イ）内を充填する。その後ポリシリコン１儲は所定の
キャパシタ用電極にエツチングされ、同時に斜面（財）
も露出される。

次に第３図Ｇに示すように、基板０２１１表面を熱酸化
膜（至）および第２のポリシリコン層（至）とを全面に
付着し、第２のポリシリコン層（至）上に平坦化を行う
絶縁膜Ｃ３７）を形成した後、第２のポリシリコン層（
至）を所定のゲート電極Ｃ３１にエツチングする。

鏝とゲート電極（至）とで１トランジスタを形成して１
いる。

（ト）発明の効果 本発明に依ればｌキャパシタを下部溝（３）内圧形成す
るだけでなく、１トランジスタも上部溝（２）の斜面（
６）忙形成するので、メモリセルの実質的な平面的面積
の縮少を図れ、大容量メモリに最適のメモリセル構造を
実現できる。

また本発明では分離溝の側面に１命ヤパシタを形成し且
つ斜面（６）に１トランジスタを形成しているので半導
体基板（１）より成るメサ部（４）に２つのメモリセル
を形成することも可能となり、メモリの大容量化に寄与
できる。

更に本発明では上部溝（２）の斜面（６）をケミカルエ
ツチングのサイドエッチを利用するため、斜面（６）が
容易に形成できる利点を有している。

【図面の簡単な説明】

第１図は本発明に依るメモリセルを説明する上面図、第
２図は第１図の■−■線断面図、第３図Ａ乃至第３図Ｈ
は本発明に依るメモリセルの製造方法を説明する断面図
、第４図は従来のメモリセルを説明する上面図、第５図
は第４図のｖ−ｖ線断面図である。 主な図番の説明 （１）は半導体基板、（２）は上部溝、（３）は下部溝
、（４）はメサ部、＋５１（７１はＮ　型拡散層、（６
）は斜面、αυはゲート電極、α２はキャパシタ用電極
である。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　靜　夫 第３ｒ：４Ａ ｆｉＳ３図Ｃ 第３図Ｅ 第３図Ｆ 第３図Ｇ 第３図Ｈ３９３８

Claims (1)

【特許請求の範囲】
1. （１）情報蓄積部である容量と絶縁ゲート型電界効果ト
   ランジスタを含んでなる半導体記憶装置において、半導
   体基板に等方性エッチングにより形成した上部溝と該上
   部溝に異方性エッチングにより形成した下部溝とを設け
   、前記上部溝の斜面に前記絶縁ゲート型電界効果トラン
   ジスタを形成し、前記下部溝の側面に前記容量を形成す
   ることを特徴とする半導体記憶装置。