JPH01130557A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH01130557A JPH01130557A JP62291337A JP29133787A JPH01130557A JP H01130557 A JPH01130557 A JP H01130557A JP 62291337 A JP62291337 A JP 62291337A JP 29133787 A JP29133787 A JP 29133787A JP H01130557 A JPH01130557 A JP H01130557A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置およびその製造方法に関し、
特に、１トランジスター１キヤパシタ型のダイナミック
ＲＡＭに適した半導体記憶装置およびその製造方法に関
する。
特に、１トランジスター１キヤパシタ型のダイナミック
ＲＡＭに適した半導体記憶装置およびその製造方法に関
する。
［従来の技術］
ダイナミックＲＡＭでは、微細化に伴ないキャパシタ領
域が小さくなり蓄積電荷量が減少することによって、ソ
フトエラー等による信頼性の低下問題が顕著となってき
た。その対策として蓄積容量を増やす改良が種々試みら
れており、改良手段の１つとして半導体基板中に溝を形
成する、いわゆる溝形キャパシタセルがある。
域が小さくなり蓄積電荷量が減少することによって、ソ
フトエラー等による信頼性の低下問題が顕著となってき
た。その対策として蓄積容量を増やす改良が種々試みら
れており、改良手段の１つとして半導体基板中に溝を形
成する、いわゆる溝形キャパシタセルがある。
第４図は、その中でも分離併合型溝形キャパシタセルと
言われている従来例を示している。
言われている従来例を示している。
第４図において、半導体基板の主面側に形成された多数
のブロック１（１個のみ図示）は、縦横に形成された溝
２によって四方が取囲まれた概ね直方体形状に形成され
ている。半導体基板の主面３側において、ブロック１に
は１対のスイッチングトランジスタ領域４（一方のみ図
示）が配置されている。また、ブロック１の互いに平行
な１対の側壁面には、１対のキャパシタ領域５（一方の
み図示）が配置されている。
のブロック１（１個のみ図示）は、縦横に形成された溝
２によって四方が取囲まれた概ね直方体形状に形成され
ている。半導体基板の主面３側において、ブロック１に
は１対のスイッチングトランジスタ領域４（一方のみ図
示）が配置されている。また、ブロック１の互いに平行
な１対の側壁面には、１対のキャパシタ領域５（一方の
み図示）が配置されている。
前記スイッチングトランジスタ領域４において、前記キ
ャパシタ領域５近くの主面３部分には、ゲート酸化膜６
ａおよびその上のゲート電極６ｂが形成されている。ま
た、ゲート酸化膜６ａおよびゲート電極６ｂを挾んでブ
ロック１の主面３側部分には、１対のソース・ドレイン
領域７，８が形成されている。
ャパシタ領域５近くの主面３部分には、ゲート酸化膜６
ａおよびその上のゲート電極６ｂが形成されている。ま
た、ゲート酸化膜６ａおよびゲート電極６ｂを挾んでブ
ロック１の主面３側部分には、１対のソース・ドレイン
領域７，８が形成されている。
前記キャパシタ領域５において、ブロック１の側壁面に
は、キャパシタ用電極層９が形成されている。キャパシ
タ用電極層９の上端部は一方のソース・ドレイン領域８
に連続している。なお、第４図では省略したが、溝２内
には、絶縁層および第２の電極層が配置されることによ
り、電極層９とともにキャパシタ領域５を構成している
。
は、キャパシタ用電極層９が形成されている。キャパシ
タ用電極層９の上端部は一方のソース・ドレイン領域８
に連続している。なお、第４図では省略したが、溝２内
には、絶縁層および第２の電極層が配置されることによ
り、電極層９とともにキャパシタ領域５を構成している
。
図示しないビット線はソース・ドレイン領域７に接続さ
れており、図示しないワード線はゲート電極６ｂに接続
されている。また、前記スイッチングトランジスタ領域
４およびキャノずシタ領域５によって、１トランジスタ
ー１キヤノくシタ型ダイナミックＲＡＭの１メモリセル
が構成されていることになる。
れており、図示しないワード線はゲート電極６ｂに接続
されている。また、前記スイッチングトランジスタ領域
４およびキャノずシタ領域５によって、１トランジスタ
ー１キヤノくシタ型ダイナミックＲＡＭの１メモリセル
が構成されていることになる。
［発明が解決しようとする問題点］
前記従来の半導体記憶装置では、トランジスタ領域４と
キャパシタ領域５を離しておく必要があることから、キ
ャパシタ領域５は各プロ・ツク１の４側面うち２個面に
しか形成できない。このため、前記従来の半導体記憶装
置では、キャノくシタ面積を十分大きくすることができ
ず、十分な蓄積電荷量を確保することが困難であった。
キャパシタ領域５を離しておく必要があることから、キ
ャパシタ領域５は各プロ・ツク１の４側面うち２個面に
しか形成できない。このため、前記従来の半導体記憶装
置では、キャノくシタ面積を十分大きくすることができ
ず、十分な蓄積電荷量を確保することが困難であった。
本発明は、以上のような従来の問題点に鑑みてなされた
もので、ブロック側壁面の受動素子領域を広くとれるよ
うにすることにより、微細化をより容易に行なえる半導
体記憶装置を提供し、かつ、係る半導体記憶装置の製造
方法を提供することを目的としている。
もので、ブロック側壁面の受動素子領域を広くとれるよ
うにすることにより、微細化をより容易に行なえる半導
体記憶装置を提供し、かつ、係る半導体記憶装置の製造
方法を提供することを目的としている。
［問題点を解決するための手段］
本発明に係る半導体記憶装置は、半導体基板と、半導体
基板の主面側に形成された溝と、溝における主面側の部
分に形成されたゲート領域と、溝の底側部分に形成され
た受動素子領域と、半導体基板の主面側に形成されたソ
ース・ドレイン領域とを含んでいる。
基板の主面側に形成された溝と、溝における主面側の部
分に形成されたゲート領域と、溝の底側部分に形成され
た受動素子領域と、半導体基板の主面側に形成されたソ
ース・ドレイン領域とを含んでいる。
本発明に係る半導体記憶装置の製造方法は、半導体基板
の主面側部分に幅の広い第１の溝を形成する工程と、第
１の溝の底部分に幅の狭い第２の溝を形成する工程と、
第２の溝内に受動素子領域を形成する工程と、第１の溝
内にゲート領域を形成する工程と、半導体基板の主表面
側部分にソース・ドレイン領域を形成する工程とを含ん
でいる。
の主面側部分に幅の広い第１の溝を形成する工程と、第
１の溝の底部分に幅の狭い第２の溝を形成する工程と、
第２の溝内に受動素子領域を形成する工程と、第１の溝
内にゲート領域を形成する工程と、半導体基板の主表面
側部分にソース・ドレイン領域を形成する工程とを含ん
でいる。
［作用および発明の効果］
本発明によれば、半導体基板に形成された溝における主
面側の部分にゲート領域が形成され、溝の底側部分に受
動素子が形成され、半導体基板の主面側にソース・ドレ
イン領域が形成される。
面側の部分にゲート領域が形成され、溝の底側部分に受
動素子が形成され、半導体基板の主面側にソース・ドレ
イン領域が形成される。
このため、ある溝の側壁面からそれに連続する他の溝の
側壁面にまで受動素子領域を延ばしたとしても、受動素
子領域とソース・ドレイン領域との間に必ずゲート領域
が介在することになる。このため、ある溝の側壁面に受
動素子領域を設けかつそれに連続する溝の側壁面に受動
素子領域を延ばしたとしても、受動素子領域とソース・
ドレイン領域とが短絡してしまうことはない。このため
、本発明によれば、受動素子領域を１つの溝側壁面のみ
ならずそれに連続する溝の側壁面にも連続して形成する
ことが可能となり、広い受動素子面積が確保できるよう
になる。すなわち、本発明によれば、受動素子領域にお
ける蓄積電荷量が大きくとれるようになって、半導体記
憶装置の微細化がより容品に行なえるようになる。
側壁面にまで受動素子領域を延ばしたとしても、受動素
子領域とソース・ドレイン領域との間に必ずゲート領域
が介在することになる。このため、ある溝の側壁面に受
動素子領域を設けかつそれに連続する溝の側壁面に受動
素子領域を延ばしたとしても、受動素子領域とソース・
ドレイン領域とが短絡してしまうことはない。このため
、本発明によれば、受動素子領域を１つの溝側壁面のみ
ならずそれに連続する溝の側壁面にも連続して形成する
ことが可能となり、広い受動素子面積が確保できるよう
になる。すなわち、本発明によれば、受動素子領域にお
ける蓄積電荷量が大きくとれるようになって、半導体記
憶装置の微細化がより容品に行なえるようになる。
［実施例］
本発明に係る半導体記憶装置の一例を第１図および第２
図に示す。第１図では、理解の便宜上、溝内に埋め込ま
れた構成部材およびビット線、ワード線、素子分離絶縁
膜、最終保護膜を省略して示しである。
図に示す。第１図では、理解の便宜上、溝内に埋め込ま
れた構成部材およびビット線、ワード線、素子分離絶縁
膜、最終保護膜を省略して示しである。
第１図において、半導体基板１０の主面１１側には、縦
横に深さ数μ〜１０数μの溝１２．１３が形成されてい
る。すなわち、半導体基板１０の主面１１側部分は溝１
２．１３によって多数の領域に区分されており、各区分
された領域が概ね直方体形状のブロック１４を構成して
いる。各ブロック１４は、互いに間隔を隔てた１対のゲ
ート領域１５および受動素子領域１６をそれぞれ有して
いる。
横に深さ数μ〜１０数μの溝１２．１３が形成されてい
る。すなわち、半導体基板１０の主面１１側部分は溝１
２．１３によって多数の領域に区分されており、各区分
された領域が概ね直方体形状のブロック１４を構成して
いる。各ブロック１４は、互いに間隔を隔てた１対のゲ
ート領域１５および受動素子領域１６をそれぞれ有して
いる。
ゲート領域１５は、ブロック１４の４側面のうち、互い
に平行な１対の側面の上部に形成されるとともに、その
側面からその側面に交わる残りの側面側に延びて形成さ
れている。さらに、ゲート領域１５は主面１１の縁側部
分にも延びて形成されている。第２図に示すように、ゲ
ート領域１５は、各ブロック１４の表面上に形成された
薄いゲート酸化膜１７と、ゲート酸化膜１７上に形成さ
れたゲート電極１８と、ゲート酸化膜１７の下に形成さ
れたしきい値を制御するためのチャネル領域１９とを有
している。また、主面１１側部分には、ソース・ドレイ
ン領域２０が形成されている。
に平行な１対の側面の上部に形成されるとともに、その
側面からその側面に交わる残りの側面側に延びて形成さ
れている。さらに、ゲート領域１５は主面１１の縁側部
分にも延びて形成されている。第２図に示すように、ゲ
ート領域１５は、各ブロック１４の表面上に形成された
薄いゲート酸化膜１７と、ゲート酸化膜１７上に形成さ
れたゲート電極１８と、ゲート酸化膜１７の下に形成さ
れたしきい値を制御するためのチャネル領域１９とを有
している。また、主面１１側部分には、ソース・ドレイ
ン領域２０が形成されている。
前記ゲート酸化膜１７、ゲート電極１８およびチャネル
領域１９は、ソースやドレイン領域２０の縁からブロッ
ク１４の表面に沿ってキャパシタ領域１６の上端部にま
で延びている。なお、第１図に示すように、ソース・ド
レイン領域２０の中央部には、図示しないビット線が接
続されるビット線接続領域２１が設けられている。
領域１９は、ソースやドレイン領域２０の縁からブロッ
ク１４の表面に沿ってキャパシタ領域１６の上端部にま
で延びている。なお、第１図に示すように、ソース・ド
レイン領域２０の中央部には、図示しないビット線が接
続されるビット線接続領域２１が設けられている。
前記キャパシタ領域１６はゲート領域１５よりも下方に
おいて、ブロック１４の側壁面および溝１２．１３内に
設けられている。キャパシタ領域１６は、ゲート領域１
５に沿って、ブロック１４の互いに平行な１対の側壁面
からその側壁面と交わる側壁面側に連続して延びている
。第２図に示すように、ゲート領域１５の下方において
、ブロック１４の側壁面には、第２の電極層２２が形成
されている。第２の電極層２２の表面には、前記ゲート
酸化膜１７に一体的に連なる薄い絶縁層２３が形成され
ている。さらに、絶縁層２３の表面には、溝を埋めるよ
うに第１の電極層２４（セルプレート）が配置されてい
る。キャパシタ領域１６の下端部には分離領域２５が形
成され、分離領域２５によって対向する１対のキャパシ
タ領域１６が分離されている。
おいて、ブロック１４の側壁面および溝１２．１３内に
設けられている。キャパシタ領域１６は、ゲート領域１
５に沿って、ブロック１４の互いに平行な１対の側壁面
からその側壁面と交わる側壁面側に連続して延びている
。第２図に示すように、ゲート領域１５の下方において
、ブロック１４の側壁面には、第２の電極層２２が形成
されている。第２の電極層２２の表面には、前記ゲート
酸化膜１７に一体的に連なる薄い絶縁層２３が形成され
ている。さらに、絶縁層２３の表面には、溝を埋めるよ
うに第１の電極層２４（セルプレート）が配置されてい
る。キャパシタ領域１６の下端部には分離領域２５が形
成され、分離領域２５によって対向する１対のキャパシ
タ領域１６が分離されている。
なお、ブロック１４やゲート領域１５を含め半導体基板
１０の上面を、素子分離酸化膜２６と、さらにその上に
配置された最終保護膜２７とが覆っている。また、ビッ
ト線接続領域２１には、図示しないビット線が接続され
、ゲート領域１５には、図示しないワード線が接続され
ている。
１０の上面を、素子分離酸化膜２６と、さらにその上に
配置された最終保護膜２７とが覆っている。また、ビッ
ト線接続領域２１には、図示しないビット線が接続され
、ゲート領域１５には、図示しないワード線が接続され
ている。
次に、本発明に係る半導体記憶装置の作動を説明する。
図示しないビット線からの「１」あるいは「０」の情報
が、ソー、ス・ドレイン領域２０、チャネル領域１９を
通してキャパシタ領域１６に蓄えられる。この情報の書
込および続出は、ゲート領域１５の開閉によって行なわ
れる。
が、ソー、ス・ドレイン領域２０、チャネル領域１９を
通してキャパシタ領域１６に蓄えられる。この情報の書
込および続出は、ゲート領域１５の開閉によって行なわ
れる。
これら情報の蓄積に使用されるキャパシタ領域１６は、
／ｆ＊１２，１３の側壁面、すなわちブロック１４の側
壁面に沿って広く形成されている。さらに、ブロック１
４の互いに平行な１対の側壁面のみならず、それと交わ
る側壁面にまでキャパシタ領域１６は延びている。した
がって、この場合には、従来、に比較して相当に広いキ
ャパシタ領域１６が確保できる。すなわち、この構成に
よれば、広いキャパシタ面積が確保できるようになるこ
とから、キャパシタ領域１６に十分に大きな蓄積電荷量
を確保でき、ソフトエラーなどによる信頼性の低下を招
くことなく半導体記憶装置の微細化が図れるようになる
。
／ｆ＊１２，１３の側壁面、すなわちブロック１４の側
壁面に沿って広く形成されている。さらに、ブロック１
４の互いに平行な１対の側壁面のみならず、それと交わ
る側壁面にまでキャパシタ領域１６は延びている。した
がって、この場合には、従来、に比較して相当に広いキ
ャパシタ領域１６が確保できる。すなわち、この構成に
よれば、広いキャパシタ面積が確保できるようになるこ
とから、キャパシタ領域１６に十分に大きな蓄積電荷量
を確保でき、ソフトエラーなどによる信頼性の低下を招
くことなく半導体記憶装置の微細化が図れるようになる
。
一方、キャパシタ領域１６がブロック１４の互いに平行
な１対の側壁面のみならず、それと交わる側壁面にも形
成されていても、この場合には、ソースφドレイン領域
２０とキャパシタ領域１６との間にゲート領域１５が必
ず介在することから、ソース・ドレイン領域２０とキャ
パシタ領域１６との間で短絡が生じることはない。
な１対の側壁面のみならず、それと交わる側壁面にも形
成されていても、この場合には、ソースφドレイン領域
２０とキャパシタ領域１６との間にゲート領域１５が必
ず介在することから、ソース・ドレイン領域２０とキャ
パシタ領域１６との間で短絡が生じることはない。
次に、本発明に係る半導体記憶装置の製造方法を説明す
る。
る。
まず、第３ＡＩｆｆｌにおいて、半導体基板１０の上面
をシリコン酸化８３０で覆い、パターニングを行なう。
をシリコン酸化８３０で覆い、パターニングを行なう。
そして、幅の広い第１の溝３１を、シリコン酸化膜３０
をマスクに反応性イオンエツチング（ＲＩ Ｅ）によっ
て形成する。その後、再びシリコン酸化膜を全面に形成
する。さらに、その全面をＲＩＥによって、第１の溝３
１の底面が露出するまでエツチングする。そのとき、溝
３１の側壁面には前記シリコン酸化膜の残渣３２が残り
サイドウオールが形成される。この残渣３２をマスクに
、第１の溝３１の底面のエツチングをＲＩＥによって行
ない、第３Ｂ図に示すような幅の狭い第２の溝３３を形
成する。これらの溝３１．３３が前記溝１２．１３（第
１図）を構成する。
をマスクに反応性イオンエツチング（ＲＩ Ｅ）によっ
て形成する。その後、再びシリコン酸化膜を全面に形成
する。さらに、その全面をＲＩＥによって、第１の溝３
１の底面が露出するまでエツチングする。そのとき、溝
３１の側壁面には前記シリコン酸化膜の残渣３２が残り
サイドウオールが形成される。この残渣３２をマスクに
、第１の溝３１の底面のエツチングをＲＩＥによって行
ない、第３Ｂ図に示すような幅の狭い第２の溝３３を形
成する。これらの溝３１．３３が前記溝１２．１３（第
１図）を構成する。
その後、第３Ｃ図に示すように、その全面にシリコン窒
化膜３４を形成する。続いて、その全面にシリコン酸化
膜を形成した後、ＲＩＥによって、溝３１．３２の側壁
部のみにシリコン酸化膜の残渣３５を残してサイドウオ
ールを形成する。その残渣３５をマスクに、第２の溝３
３の底部のシリコン窒化［３４を除去して、第３Ｃ図の
状態とする。次いで、その第２の溝３３の底部に半導体
基板１０と同導電型の不純物層３６を形成し、さらに、
厚いシリコン酸化膜３７を形成する。この不純物層３６
とシリコン酸化膜３７とが、分離領域２５を構成する。
化膜３４を形成する。続いて、その全面にシリコン酸化
膜を形成した後、ＲＩＥによって、溝３１．３２の側壁
部のみにシリコン酸化膜の残渣３５を残してサイドウオ
ールを形成する。その残渣３５をマスクに、第２の溝３
３の底部のシリコン窒化［３４を除去して、第３Ｃ図の
状態とする。次いで、その第２の溝３３の底部に半導体
基板１０と同導電型の不純物層３６を形成し、さらに、
厚いシリコン酸化膜３７を形成する。この不純物層３６
とシリコン酸化膜３７とが、分離領域２５を構成する。
次いで、前記シリコン酸化膜の残渣３５およびシリコン
窒化膜３４を除去する。そして、露出した第２の溝３３
の側壁面部に、第３Ｄ図に示すように、基板１０と逆導
電型の不純物をドーピングして第２の電極層２２を形成
する。次に、第２の電極層２２の表面に薄い絶縁層２３
を形成する。
窒化膜３４を除去する。そして、露出した第２の溝３３
の側壁面部に、第３Ｄ図に示すように、基板１０と逆導
電型の不純物をドーピングして第２の電極層２２を形成
する。次に、第２の電極層２２の表面に薄い絶縁層２３
を形成する。
続いて、多結晶シリコンからなる第１の電極層２４を、
第２の溝３３内を埋め込むように形成して、第３Ｅ図の
状態とする。
第２の溝３３内を埋め込むように形成して、第３Ｅ図の
状態とする。
最後に、マスクであるシリコン酸化膜３０および残渣３
２を除去し、しきい値を制御するためチャネル領域１９
に不純物をドーピングする。さらに、シリコン酸化膜か
らなるゲート酸化膜１７を形成し、続いてゲート電極１
８を形成する。この場合も、ＲＩＥを用いることによっ
て、溝側壁および平面部に選択的に電極１８を形成する
。そして、ソース・ドレイン領域２０を形成する。
２を除去し、しきい値を制御するためチャネル領域１９
に不純物をドーピングする。さらに、シリコン酸化膜か
らなるゲート酸化膜１７を形成し、続いてゲート電極１
８を形成する。この場合も、ＲＩＥを用いることによっ
て、溝側壁および平面部に選択的に電極１８を形成する
。そして、ソース・ドレイン領域２０を形成する。
さらに、素子分離酸化膜２６を形成し、図示しないビッ
ト線およびワード線を形成し、最終保護膜で全体を覆う
。
ト線およびワード線を形成し、最終保護膜で全体を覆う
。
以上の方法により、分離併合型溝形キャパシタセルにお
いて、１つの溝の中にキャパシタ部とトランジスタ部を
作り分けた構造を得ることができる。その結果、微細化
されたメモリセルに大きなキャパシタ容量を確保するこ
°とができるようになる。
いて、１つの溝の中にキャパシタ部とトランジスタ部を
作り分けた構造を得ることができる。その結果、微細化
されたメモリセルに大きなキャパシタ容量を確保するこ
°とができるようになる。
なお、これらの方法は、１トランジスター１キャパシタ
型のダイナミックＲＡＭに限らず、たとえば、高抵抗配
線とトランジスタおよびキャパシタなどをセルの中に作
り込むスタティックＲＡＭなどにおける抵抗とキャパシ
タへの応用など、２種以上の単体素子の組合せを必要と
するデバイスなどに採用することができることはもちろ
んである。これにより、２種以上の単体素子を溝中に作
り分けて、高密度化を達成することが可能となる。
型のダイナミックＲＡＭに限らず、たとえば、高抵抗配
線とトランジスタおよびキャパシタなどをセルの中に作
り込むスタティックＲＡＭなどにおける抵抗とキャパシ
タへの応用など、２種以上の単体素子の組合せを必要と
するデバイスなどに採用することができることはもちろ
んである。これにより、２種以上の単体素子を溝中に作
り分けて、高密度化を達成することが可能となる。
第１図は、本発明に係る半導体記憶装置の一例の縦断面
部分図である。第２図は、第１図の■−■断面部分図で
ある。第３Ａ図〜第３Ｅ図は、本発明に係る半導体記憶
装置の製造方法を説明する縦断面部分図である。第４図
は、従来の半導体記憶装置の第１図に相当する図である
。 １０は半導体基板、１１は主面、１２．１３は溝、１４
はブロック、１５はゲート領域、１６はキャパシタ領域
、２０はソース・ドレイン領域、２５は分離領域、３１
は第１の溝、３３は第２の溝である。 拓４（２） ｂ
部分図である。第２図は、第１図の■−■断面部分図で
ある。第３Ａ図〜第３Ｅ図は、本発明に係る半導体記憶
装置の製造方法を説明する縦断面部分図である。第４図
は、従来の半導体記憶装置の第１図に相当する図である
。 １０は半導体基板、１１は主面、１２．１３は溝、１４
はブロック、１５はゲート領域、１６はキャパシタ領域
、２０はソース・ドレイン領域、２５は分離領域、３１
は第１の溝、３３は第２の溝である。 拓４（２） ｂ
Claims (17)
- （１）半導体基板と、 前記半導体基板の主面側に形成された溝と、前記溝にお
ける前記主面側の部分に形成されたゲート領域と、 前記溝の底側部分に形成されな受動素子領域と、前記半
導体基板の主面側に形成されたソース・ドレイン領域と
、 を含む半導体記憶装置。 - （２）前記半導体記憶装置は、前記溝が前記半導体基板
の主面側に縦横に多数設けられることによって形成され
た多数のブロックをさらに含み、前記ゲート領域は、前
記ブロックの側壁面の上部に配置され、 前記受動素子領域は、前記ブロックの側壁面の下部に配
置され、 前記ソース・ドレイン領域は、前記ブロックの上面に配
置されている 特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記ゲート領域および前記受動素子領域は、前記
ブロックの或る側壁面に形成されるとともに、さらにそ
の側壁面に交わる側壁面に延びている特許請求の範囲第
２項記載の半導体記憶装置。 - （４）前記溝は、底部に分離領域を有し、前記分離領域
によって１対の受動素子領域が分離されている特許請求
の範囲第３項記載の半導体記憶装置。 - （５）前記ゲート領域は、前記半導体基板の主面側縁部
にまで延びている特許請求の範囲第４項記載の半導体記
憶装置。 - （６）前記ゲート領域および前記受動素子領域は、前記
各ブロックにおいて間隔を隔てて並んだ１対の側壁面側
に１つずつ設けられている特許請求の範囲第５項記載の
半導体記憶装置。 - （７）前記ゲート領域は、前記溝の側壁面部に形成され
たゲート電極と、ゲート電極の下に形成されたゲート酸
化膜と、ゲート酸化膜下のチャネル領域とから構成され
ている特許請求の範囲第４項記載の半導体記憶装置。 - （８）前記受動素子領域は、キャパシタであり、前記溝
内に埋められた第１の電極層と、前記第１の電極層と溝
壁面との間に配置された絶縁層と、絶縁層に対応する位
置で前記溝壁面に形成された第２の電極層とから構成さ
れている特許請求の範囲第７項記載の半導体記憶装置。 - （９）前記第２の電極層は前記ゲート領域に隣接して配
置されることにより、第２のソース・ドレイン領域を兼
ねており、 前記ゲート領域と、前記ソース・ドレイン領域と、第２
の電極層とでスイッチング素子を構成している特許請求
の範囲第８項記載の半導体記憶装置。 - （１０）半導体基板の主面側部分に幅の広い第１の溝を
形成する工程と、 前記第１の溝の底部分に幅の狭い第２の溝を形成する工
程と、 前記第２の溝内に受動素子領域を形成する工程と、 前記第１の溝内にゲート領域を形成する工程と、前記半
導体領域の主面側部分にソース・ドレイン領域を形成す
る工程と を含む半導体記憶装置の製造方法。 - （１１）前記第１および第２の溝は、前記半導体基板の
主面側に縦横に多数形成され、 前記溝の形成によって前記半導体基板の主面側に多数の
ブロックが形成され、 前記ゲート領域は、前記ブロックの側壁面の上部に配置
され、前記受動素子領域は、前記ブロックの側壁面の下
部に配置され、前記ソース・ドレイン領域は、前記ブロ
ックの上面に配置される特許請求の範囲第１０項記載の
半導体記憶装置の製造方法。 - （１２）前記ゲート領域および前記受動素子領域は、前
記ブロックの或る側壁面に形成されるとともに、さらに
その側壁面に交わる側壁面に延びて形成される特許請求
の範囲第１１項記載の半導体記憶装置の製造方法。 - （１３）前記第２の溝を形成する工程は、 前記第１の溝を形成した後にシリコン酸化膜を全面に形
成し、異方性エッチングによって前記第１の溝の側面の
みに前記シリコン酸化膜の残渣を形成する工程と、 次いで、前記シリコン酸化膜の残渣をマスクにして前記
半導体基板のエッチングを行ない、前記第２の溝を前記
第１の溝の下に連続して形成する工程と を含む特許請求の範囲第１２項記載の半導体記憶装置の
製造方法。 - （１４）前記受動素子領域はキャパシタであり、 前記受動素子領域を形成する工程は、 前記第２の溝の底部に前記半導体基板と導電型の不純物
あるいは厚い酸化膜による分離領域を形成する工程と、 その後に、第２の溝の側壁面部に半導体基板と逆導電型
の不純物による電荷蓄積層からなる第２の電極層を形成
する工程と、 その後に、薄い絶縁層を形成し、さらに、前記第２の溝
内に第１の電極層を形成する工程とを含む特許請求の範
囲第１３項記載の半導体記憶装置の製造方法。 - （１５）前記ゲート領域を形成する工程は、前記第１の
溝の側面部に形成されていた前記シリコン酸化膜の残渣
を除去して、前記第１の溝の側面を露出させる工程と、 しきい値制御用の不純物層をその側面に形成する工程と
、 その後、薄いゲート酸化膜およびその上のゲート電極を
前記第１の溝の側面上あるいはその側面とシリコン基板
の上面との両面に形成する工程とを含む特許請求の範囲
第１４項記載の半導体記憶装置の製造方法。 - （１６）前記ゲート領域および前記受動素子領域は、前
記各ブロックにおいて間隔を隔てて並んだ１対の側壁面
側に１つずつ設けられる特許請求の範囲第１５項記載の
半導体記憶装置の製造方法。 - （１７）前記第２の電極層は前記ゲート領域に隣接して
配置されることにより第２のソース・ドレイン領域を兼
ねており、 前記ゲート領域と、前記ソース・ドレイン領域と、第２
の電極層とでスイッチング素子を構成している特許請求
の範囲第１６項記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291337A JPH07114240B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置およびその製造方法 |
| DE3835692A DE3835692C2 (de) | 1987-11-17 | 1988-10-20 | Halbleiterspeicheranordnung und Verfahren zu deren Herstellung |
| US07/261,022 US5027173A (en) | 1987-11-17 | 1988-10-20 | Semiconductor memory device with two separate gates per block |
| US07/807,659 US5183774A (en) | 1987-11-17 | 1991-12-16 | Method of making a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291337A JPH07114240B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130557A true JPH01130557A (ja) | 1989-05-23 |
| JPH07114240B2 JPH07114240B2 (ja) | 1995-12-06 |
Family
ID=17767612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291337A Expired - Lifetime JPH07114240B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5027173A (ja) |
| JP (1) | JPH07114240B2 (ja) |
| DE (1) | DE3835692C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980036137A (ko) * | 1996-11-16 | 1998-08-05 | 문정환 | 격리막 형성 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144817B2 (ja) * | 1990-03-23 | 2001-03-12 | 株式会社東芝 | 半導体装置 |
| EP0468758B1 (en) * | 1990-07-24 | 1997-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
| US5464780A (en) * | 1990-07-25 | 1995-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulated gate effect transistor in a substrate depression |
| US5156992A (en) * | 1991-06-25 | 1992-10-20 | Texas Instruments Incorporated | Process for forming poly-sheet pillar transistor DRAM cell |
| US7355240B2 (en) * | 2005-09-22 | 2008-04-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof |
| US7563670B2 (en) * | 2006-11-13 | 2009-07-21 | International Business Machines Corporation | Method for etching single-crystal semiconductor selective to amorphous/polycrystalline semiconductor and structure formed by same |
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| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| US4672410A (en) * | 1984-07-12 | 1987-06-09 | Nippon Telegraph & Telephone | Semiconductor memory device with trench surrounding each memory cell |
| US4651184A (en) * | 1984-08-31 | 1987-03-17 | Texas Instruments Incorporated | Dram cell and array |
| JPS61285753A (ja) * | 1985-06-12 | 1986-12-16 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPS6267862A (ja) * | 1985-09-19 | 1987-03-27 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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| JP2521928B2 (ja) * | 1986-11-13 | 1996-08-07 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63104466A (ja) * | 1986-10-22 | 1988-05-09 | Mitsubishi Electric Corp | Ｍｏｓ型ダイナミツクｒａｍ |
-
1987
- 1987-11-17 JP JP62291337A patent/JPH07114240B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-20 DE DE3835692A patent/DE3835692C2/de not_active Expired - Lifetime
- 1988-10-20 US US07/261,022 patent/US5027173A/en not_active Expired - Lifetime
Patent Citations (1)
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| KR19980036137A (ko) * | 1996-11-16 | 1998-08-05 | 문정환 | 격리막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3835692C2 (de) | 1993-09-30 |
| US5027173A (en) | 1991-06-25 |
| DE3835692A1 (de) | 1989-06-01 |
| JPH07114240B2 (ja) | 1995-12-06 |
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