JPH0727978B2 - 高集積半導体メモリ装置及びその製造方法 - Google Patents

高集積半導体メモリ装置及びその製造方法

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JPH0727978B2
JPH0727978B2 JP29704490A JP29704490A JPH0727978B2 JP H0727978 B2 JPH0727978 B2 JP H0727978B2 JP 29704490 A JP29704490 A JP 29704490A JP 29704490 A JP29704490 A JP 29704490A JP H0727978 B2 JPH0727978 B2 JP H0727978B2
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晟泰 金
景勲 金
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壽漢 崔
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    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積半導体メモリ装置及びその製造方法に関
するもので、特にメモリセル領域を増やさなくてもキャ
パシタの有効面積を最大化しうる高集積半導体メモリ装
置及びその製造方法に関するもでのある。
（従来の技術及び発明が解決しようとする課題） 半導体メモリの技術分野においては一つのチップ上にメ
モリセルの数を増やそうと努力しつつあるが、このよう
な目的を達成するためには、制限されたチップの表面上
に多数のメモリセルが形成されるメモリセルアレイの面
積を最小化することが重要である。
したがって、最小面積の側面から一つのトランジスタと
一つのキャパシタよりメモリセルを構成するDRAM（Dyna
mic Random Access Memory）がよく知られている。しか
し、前記メモリセルにおいてほとんどの面積を占める部
分はキャパシタの占める面積なので、半導体装置が高集
積化されゆくにつれ、前記キャパシタの占める面積を最
小化しながらも前記キャパシタの容量を大きくして情報
検出を容易にし、α粒子によるソフトエラーを減少させ
ることが重要になっている。
前記のようなキャパシタの占める面積を最小化し、スト
レージキャパシタの容量を最大化するため、各メモリセ
ルのストレージ電極を隣合うメモリセルの領域まで拡張
させるスプレッドスタックキャパシタ（Spread Stacked
Capacitor;以下SSCと称する）セル構造が考案された。
このようなSSCセルを有する従来のメモリセル構造とし
て1989年発行されたIEDM89の31頁ないし34頁に開示され
たものがある。
前記に開示された技術はトランジスタの形成された半導
体基板に各トランジスタのソース領域を露出してキャパ
シタの第１電極を形成し、隣合うメモリセルの領域に前
記第１電極が相互拡張された構成からなっている。しか
し、前記のようなSSCセルの構成においては64M bitのDR
AMが実現できるが、さきに形成される１次キャパシタが
後工程を通じて形成される２次キャパシタの間で形成さ
れなければならないので、セルサイズが一層減少される
256M bitのDRAMで要求される十分なキャパシタの有効面
積を確保することには限界が生じる。なぜならば、第１
メモリセルの各キャパシタのサイズは第２メモリセルの
各キャパシタによって制限されるので、第２メモリセル
の各キャパシタのサイズは第１メモリセルの各キャパシ
タのサイズと平行をなすためには左右に拡張される部分
が制限されなければならない。従って、第２メモリセル
の各キャパシタを第１メモリセルのキャパシタ上で互い
に最大に隣接するように拡張させることができなかっ
た。第２メモリセルの各キャパシタを第１メモリセルの
キャパシタ上で互いに最大に隣接するように拡張させな
がら、第１メモリセルの各キャパシタのサイズと平行を
維持するためには第１メモリセルの各キャパシタのサイ
ズを増やすべきである。しかし、従来のSSCセル構造で
は第１メモリセルの各キャパシタのサイズが第２メモリ
セルの各キャパシタによって制限されるのでセルサイズ
がもっとも縮まる256M bit DRAMで要求されるキャパシ
タの有効面積を確保するにはすこし足りないとことがあ
った。
本発明の目的は前記のような従来の技術の問題点を解決
するため、スタック形キャパシタセルとトレンチ併合形
キャパシタセルが交互に隣合うようなメモリセルアレイ
を実現したDRAMを提供することである。
本発明の他の目的は前記の構造のDRAMを効率的に製造で
きる製造方法を提供することである。
（課題を解決するための手段） 前記の目的を達成するたために本発明によるDRAMのメモ
リセルアレイは、第１伝導形の半導体基板上にアクティ
ブ領域を限定するために選択的に形成されたフィールド
酸化膜と、前記アクティブ領域上に形成されたメモリセ
ルを具備する半導体装置において、前記メモリセルはス
タック−トレンチ併合形キャパシタを具備する１次メモ
リセルとスタック形キャパシタを具備する２次メモリセ
ルからなり、前記１次及び２次メモリセルのそれぞれは
行方向と列方向に隣合って配置されることを特徴とす
る。
前述した構造のメモリセルアレイを製造するに適合な製
造方法は、第１伝導形の半導体基板上にフィールド酸化
膜を成長させアクティブ領域を限定する第１工程と、前
記アクティブ領域上にメモリセルの構成要素であるトラ
ンジスタを形成し、その結果得られた層構造の上に第１
絶縁層を形成する第２工程と、前記トランジスタの各ド
レイン領域と連結されるようにビットラインを形成し、
その結果得られた層構造の上に第２絶縁層を形成する第
３工程と、スタック−トレンチ併合形キャパシタを具備
する１次メモリセルを形成するために所定部分のソース
領域を露出して第１開口を形成する第４工程と、前記第
１開口を適用して半導体基板にトレンチを形成する第５
工程と、前記トレンチ内面と第２絶縁層の上にキャパシ
タを形成し、その結果得られた層構造の上に第３絶縁層
を形成する第６工程と、前記１次メモリセルと行方向及
び列方向に隣合うトランジスタのソース領域を露出して
第２開口を形成する第７工程と、前記第２開口を通じて
スタック形キャパシタを形成する第８工程とを具備する
ことを特徴とする。
（実施例） 以下、添付した図面を参照して本発明を説明する。
第１図は本発明によるメモリセルアレイの一部断面図で
ある。
本発明によるメモリセルアレイは第１図に示したよう
に、スタック−トレンチ併合形キャパシタ11,12,13を具
備するメモリセルM1,M3とスタック形キャパシタ20,21,2
2を具備するメモリセルM2が交互に隣合って配置される
ように形成される。そして、前記メモリセルにおいて、
第１及び第３メモリセルM1,M3のストレージ電極（キャ
パシタの第１電極）11は隣合う第２メモリセルM2の領域
に拡張され、第２メモリセルM2のストレージ電極20もや
はり前記第１及び第３メモリセルM1,M3の領域に拡張さ
れる。前記第１図の断面図に図示されたメモリセルアレ
イは行方向に隣合うメモリセルを示したが、列方向のア
レイも行方向のようにスタック−トレンチ併合形キャパ
シタを具備するメモリセルとスタック形キャパシタとを
具備するメモリセルが交互に隣合って配置される。
第2A図ないし第2G図は本発明によるメモリセルアレイの
製造工程の一実施例を図示した工程順序図である。
第2A図は半導体基板100上にトランジスタ及びビットラ
イン５の形成工程を図示したもので、まず第１伝導形の
半導体基板100上に選択酸化法によるフィールド酸化膜1
01を成長させてアクティブ領域を限定する。このアクテ
ィブ領域上にゲート酸化膜を介してトランジスタのゲー
ト電極１になる不純物のドーピングされた第１多結晶シ
リコン層を形成し、同時に前記フィールド酸化膜101上
の所定部分に隣接するメモリセルのゲート電極と連結さ
れる第１導電層４、例えば不純物のドーピングされた第
１多結晶シリコン層を形成する。そして、前記ゲート電
極１の両側の半導体基板表面にイオン注入を通じてソー
ス領域２及びドレイン領域３を形成し、前述した構造の
全体表面上に500Å〜2000Å程度の第１絶縁層11、例え
ばHTO（High Temperature Oxide）膜あるいはLTO（Low
Temperature Oxide）膜を沈積する。その後、前記ドレ
イン領域３の一部分を露出してビットラインで使われる
金属層５を形成する。ここで、前記第2A図の断面図は第
１、第２及び第３メモリセルM1,M2,M3を含む。
第2B図は第２絶縁層12及び第１開口OP1の形成工程を図
示したもので、前記第2A図工程以後、500Å〜3000Å程
度の第２絶縁層12、例えばHTO膜を沈積する。そして、
この第２絶縁層の上にマスクパターンを適用して前記第
１及び第３メモリセルM1,M3のソース領域２を露出させ
る第１開口OP1を形成する。
第2C図はトレンチ10及びキャパシタの第１電極で使われ
る第２導電層11の形成工程を図示したもので、前記第１
開口を通じて半導体基板をエッチングすることによって
トレンチ10を形成し、このトレンチ10の内面と前記第２
絶縁層12上にキャパシタの第１電極で使われる200Å〜3
000Å程度の第２電極層11、例えば不純物のドーピング
された第２多結晶シリコン層を沈積して第2C図のような
電極パターンを形成する。ここで前記トレンチ10の深さ
は所望のキャパシタンス値によって0.5μｍ〜10μｍ程
度で調節できる。
第2D図は誘電体膜12及びキャパシターの第２電極で使わ
れる第３導電層13の形成工程を図示したもので、前記第
２導電層11の上に誘電体膜12及びキャパシタの第２電極
で使われる500Å〜4000Å程度の第３導電層13を連続的
に形成してスタック−トレンチ併合形キャパシタを具備
した１次メモリセルM1,M3を完成する。この際、前記誘
電体膜12はHTO膜あるいはLTO膜のような酸化膜構造ある
いは酸化膜（Oxide）／窒化膜（Nitride）／酸化膜（Ox
ide）構造、すなわちONO構造あるいは窒化膜（Nitrid
e）／酸化膜（Oxide）構造、即ちNO構造である。ここで
前記スタック−トレンチ併合形キャパシタの代わりに電
荷がトレンチの外郭に蓄積されるアウトサイド（outsid
e）トレンチ形キャパシタを形成することもできる。
第2E図は第３絶縁層13及び第２開口OP2の形成工程を図
示したもので、前記第2D図工程以後500Å〜3000Å程度
の第３絶縁層13、例えばHTO膜を沈積した後、前記第２
メモリセルM2のソース領域２を露出させるために第２開
口OP2を形成する。ここで、前記第３絶縁層は500Å〜40
00Å程度のBPSG（Boro Phosphorus Silicate Glass）膜
を沈積した後リフロー（reflow）工程によって平坦化さ
せることによって形成しうる。
第2F図はキャパシタの第１電極で使われる第４導電層2
0、誘電体膜21及びキャパシタの第２電極で使われる第
５導電層22の形成工程を図示したので、まず前記第2E図
工程以後キャパシタの第１電極で使われる300Å〜4000
Å程度の第４導電層20、例えば不純物のドーピングされ
た第４多結晶シリコン層を沈積して第2F図のような電極
パターンを形成する。そして、前記第４導電層20の上に
誘電体膜21及びキャパシタの第２電極で使われる500Å
〜4000Å程度の第５導電層22を連続的に形成してスタッ
ク形キャパシタを具備した２次メモリセルM2を完成す
る。この際、前記誘電体膜21はHTO膜あるいはLTO膜のよ
うな酸化膜構造あるいはONO構造あるいはNO構造であ
る。
第2G図は平坦化層30及び金属電極31の形成工程を図示し
たもので、前記第2F図工程以後平坦化層30、例えばBPSG
膜を沈積して平坦化作業を行なった後、金属電極31を形
成することによって、スタック−トレンチ形キャパシタ
セルとスタック形キャパシタセルとを具備するDRAMを完
成する。
第3A図ないし第3E図は本発明によるメモリセルアレイの
製造工程を図示した他の実施例の工程順序図である。
第3A図の以前の工程は前記第2A図の工程と同一である。
第3A図は第２絶縁層12、窒化膜Ｎ及び第４絶縁層14の形
成工程を図示したもので、前記第2A図工程以後500Å〜3
000Å程度の第２絶縁層12、例えばHTO膜100Å〜5000Å
程度の窒化膜Ｎ及び500Å〜4000Å程度の第４絶縁層1
4、例えばHTO膜を順次に形成する。
第3B図はトレンチ10、キャパシタの第１電極で使われる
第２導電層11及び中間平坦化層32の形成工程を図示した
もので、前記第４絶縁層14の上にマスクパターンを適用
して前記第１及び第３メモリセルM1,M3のソース領域２
を露出させる第１開口を形成する。そして、この第１開
口を通じて半導体基板をエッチングすることによってト
レンチ10を形成し、このトレンチ10の内面と前記第４絶
縁層14の上にキャパシタの第１電極で使われる200Å〜3
000Å程度の第２導電層11、例えば不純物のドーピング
された第２多結晶シリコン層を沈積して第3B図のような
電極パターンを形成する。それから中間平坦化層32、例
えばSOG（Spin On Glass）膜を沈積して平坦化させる。
この際、前記中間平坦化層32としてSOG膜とHTO膜の積層
膜あるいはHTO膜あるいはHTO膜とBPSG（Boro−Phosphor
us Silicate Glass）膜の積層膜を使うこともできる。
ここで、前記トレンチ10の深さは所望のキャパシタンス
値によって0.5〜10μｍ程度に調節できる。
第3C図は第２開口及びキャパシタの第１電極で使われる
第４導電層20の形成工程を図示したもので、前記中間平
坦化層32の形成後に前記第２メモリセルM2のソース領域
２を露出させる第２開口を形成し、この第２開口と前記
中間平坦化層32の上にキャパシタの第１電極で使われる
300Å〜4000Å程度の第４導電層20、例えば不純物のド
ーピングされた第４多結晶シリコン層を沈積して第3C図
のような電極パターンを形成する。
第3D図は前記第４絶縁層及び前記中間平坦化層の除去工
程を図示したもので、前記窒化膜Ｎを蝕刻防止層として
使って、前記第２導電層11と第４導電層20との間にある
第４絶縁層及び中間平坦化層を湿式蝕刻法で除去するこ
とによって各メモリセルの第１電極パターンの表面積を
増加させる。
第3E図は誘電体膜33及びキャパシタの第２電極で使われ
る第６導電層34の形成工程を図示したもので、前記第3D
図工程以後前記第２導電層11と第４導電層20の上に誘電
体膜33を形成し、続いてキャパシタの第２電極で使われ
る500Å〜5000Å程度の第６導電層34、例えば不純物の
ドーピングされた第６多結晶シリコン層を沈積して１次
メモリセルM1,M3及び２次メモリセルM2を完成する。こ
の際、前記誘電体膜33はHTO膜あるいはLTO膜のような酸
化膜構造あるいはONO構造である。
前記第3E図工程以後平坦化層、例えばBPSG膜を沈積して
平坦化作業を進行した後金属電極を形成することによっ
て、スタック−トレンチ形キャパシタセルとスタック形
キャパシタセルとを具備するDRAMを完成する。
（発明の効果） 以上のように、本発明によるキャパシタは従来のSSC構
造で１次キャパシタに当たるものとしてスタック−トレ
ンチ併合形（あるいはトレンチ形）キャパシタを使い、
２次キャパシタに当たるものとしてスタック形キャパシ
タを使うことによって、前記スタック−トレンチ併合形
（あるいはトレンチ形）キャパシタ形成の時２次キャパ
シタ、すなわち前記スタック形キャパシタ間の間隔を制
限されなく十分なキャパシタの有効面積を確保できる。
また、前記２次キャパシタ（スタック形キャパシタ）形
成の時、前記１次キャパシタ、すなわちスタック−トレ
ンチ併合形（あるいはトレンチ形）キャパシタが従来１
次キャパシタであるスタック形キャパシタより段差を大
幅に縮められるので工程を順調に進行させうる。
そして、本発明のメモリセルアレイは前記スタック−ト
レンチ併合形（あるいはトレンチ形）キャパシタを具備
する１次メモリセルと前記スタック形キャパシタを具備
する２次メモリセルとを行方向及び列方向に隣合って配
置させることによって、前記トレンチを含むメモリセル
が交互に製造されるので前記トレンチを含むメモリセル
間の漏れ電流問題とα粒子によるソフトエラー問題を除
去することができるという長所がある。
また、本発明による第２実施例のキャパシタは第１電極
で使われる導電層の下に占める酸化膜及び中間平坦化層
を蝕刻することによって、前記導電層の上部及び側面の
みならず底面までもキャパシタの第１電極で使うことに
なってキャパシタの有効面積を極大化させうる。従っ
て、半導体装置の高集積化によるキャパシタの容量減少
を構造的に改善できる。
【図面の簡単な説明】
第１図は本発明によるメモリセルアレイの一部断面図。 第2A図ないし第2G図は本発明によるメモリセルアレイの
製造工程の一実施例を図示した工程順序図。 第3A図ないし第3E図は本発明によるメモリセルアレイの
製造工程の他の実施例を図示した工程順序図。 100…半導体基板、101…フィールド酸化膜、１…ゲート
電極、２…ソース領域、３…ドレイン領域、４…第１導
電層あるいは第１多結晶シリコン層 ５…金属層あるいはビットライン、11,12,13,14…第1,
第２、第３、第４絶縁層、Ｎ…窒化膜、OP1,OP2,…第
１、第２開口、M1…第１メモリセルあるいは１次メモリ
セル、M3…第３メモリセルあるいは１次メモリセル、10
…トレンチ、11…第１電極あるいは第２導電層あるいは
第２多結晶シリコン層、12…誘電体膜、13…第２電極あ
るいは第３導電層あるいは第３多結晶シリコン層、M2…
第１メモリセルあるいは２次メモリセル、20…第１電極
あるいは第４導電層あるいは第４多結晶シリコン層、21
…誘電体膜、22…第２電極あるいは第５導電層あるいは
第５多結晶シリコン層、30…平坦化層、31…金属電極、
32…中間平坦化層、33…誘電体膜、34…第２電極あるい
は第６導電層あるいは第６多結晶シリコン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崔 壽漢 大韓民国ソウル特別市松坡區文井洞150番 地 ファミリーアパート308‐603号 (56)参考文献 特開 平３−116970（ＪＰ，Ａ) 特開 昭63−239969（ＪＰ，Ａ)

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に形成された一つのスイッチン
    グトランジスタとこのスイッチングトランジスタ上に積
    層された一つのスタック形キャパシタとを有する複数の
    メモリセルを具備し、前記メモリセルの中第１メモリセ
    ルの各スタック形のストレージ電極は左右に隣接する第
    ２メモリセルの領域まで拡張され、前記第２メモリセル
    の各スタック形キャパシタのストレージ電極は前記第１
    メモリセルの領域まで拡張されて、前記第１メモリセル
    の拡張されたストレージ電極上に前記左右に隣接する第
    ２メモリセルの各拡張されたストレージ電極が部分的に
    オーバラップされる構造を有する高集積半導体メモリ装
    置において、 前記第１メモリセルの各キャパシタは前記スタック形キ
    ャパシタと前記スイッチングトランジスタのソース領域
    で前記半導体基板内に形成されるトレンチ形キャパシタ
    とを具備することを特徴とする高集積半導体メモリ装
    置。
  2. 【請求項２】前記第１メモリセルと第２メモリセルはそ
    れぞれ行方向と列方向に交互に配置されることを特徴と
    する請求項１記載の高集積半導体メモリ装置。
  3. 【請求項３】前記トレンチ形キャパシタはアウトサイド
    トレンチ形とすることを特徴とする請求項２記載の高集
    積半導体メモリ装置。
  4. 【請求項４】前記トレンチの深さは0.5〜10μｍ程度と
    することを特徴とする請求項３記載の高集積半導体メモ
    リ装置。
  5. 【請求項５】第１伝導形の半導体基板上にフィールド酸
    化膜を成長させアクティブ領域を限定する第１工程； 前記アクティブ領域上にメモリセルの構成要素であるト
    ランジスタを形成し、その結果得られた層構造の上に第
    １絶縁層を形成する第２工程； 前記トランジスタの各ドレイン領域と連結されるように
    ビットラインを形成し、その結果得られた層構造の上に
    第２絶縁層を形成する第３工程； スタックートレンチ併合形キャパシタを具備する１次メ
    モリセルを形成するために所定部分のソース領域を露出
    して第１開口を形成する第４工程； 前記第１開口を適用して半導体基板にトレンチを形成す
    る第５工程； 前記トレンチ内面と第２絶縁層の上にキャパシタを形成
    し、その結果得られた層構造の上に第３絶縁層を形成す
    る第６工程； 前記１次メモリセルの行方向と列方向に隣合うトランジ
    スタのソース領域を露出して第２開口を形成する第２工
    程；及び 前記第２開口を通じてスタック形キャパシタを形成する
    第８工程を具備することを特徴とする高集積半導体メモ
    リ装置の製造方法。
  6. 【請求項６】前記第３工程の第２絶縁層は前記ビットラ
    イン形成以後第１酸化膜、窒化膜及び第２酸化膜を順次
    に形成する工程を含むことを特徴とする請求項５記載の
    高集積半導体メモリ装置の製造方法。
  7. 【請求項７】前記第６工程は前記トレンチ内面と第２酸
    化膜の上にキャパシタの第１電極で使われる導電層を形
    成し、その結果得られた層構造の上に中間平坦化層を沈
    積してなることを特徴とする請求項５記載の高集積半導
    体メモリ装置の製造方法。
  8. 【請求項８】前記第８工程は前記第２開口を通じてスタ
    ック形キャパシタの第１電極で使われる導電層を形成し
    てなることを特徴とする請求項７記載の高集積半導体メ
    モリ装置の製造方法。
  9. 【請求項９】前記第１酸化膜及び第２酸化膜はHTO膜か
    らなることを特徴とする請求項５記載の高集積半導体メ
    モリ装置の製造方法。
  10. 【請求項１０】前記中間平坦化層はSOG膜からなること
    を特徴とする請求項７記載の高集積半導体メモリ装置の
    製造方法。
  11. 【請求項１１】前記中間平坦化層はSOG膜とHTO膜の積層
    膜からなることを特徴とする請求項７記載の高集積半導
    体メモリ装置の製造方法。
  12. 【請求項１２】前記中間平坦化層はHTO膜とBPSG膜の積
    層膜からなることを特徴とする請求項７記載の高集積半
    導体メモリ装置の製造方法。
  13. 【請求項１３】前記第８工程後に前記窒化膜の上にある
    第２酸化膜及び中間平坦化層を除去する第９工程を含む
    ことを特徴とする請求項７記載の高集積半導体メモリ装
    置の製造方法。
  14. 【請求項１４】前記第２酸化膜及び中間平坦化層は湿式
    蝕刻法を通じて除去されることを特徴とする請求項13記
    載の高集積半導体メモリ装置の製造方法。
  15. 【請求項１５】前記第９工程以後露出されたすべての導
    電層の上に誘導体膜を同時に形成することを特徴とする
    請求項13記載の高集積半導体メモリ装置の製造方法。
  16. 【請求項１６】前記誘導体膜は前記露出された導電層の
    表面に沿って一番目の酸化膜を形成する工程と、この酸
    化膜の上に窒化膜を形成する工程と、この窒化膜の上に
    二番目の酸化膜を形成する工程とを通じて形成されるこ
    とを特徴とする請求項15記載の高集積半導体メモリ装置
    の製造方法。
  17. 【請求項１７】前記第１、第２及び第３絶縁層はHTO膜
    からなることを特徴とする請求項５記載の高集積半導体
    メモリ装置の製造方法。
  18. 【請求項１８】前記第６工程の第３絶縁層は１次メモリ
    セルのキャパシタ形成後500Å〜4000Å程度のBPSG膜を
    沈積してリフローさせることによって形成されることを
    特徴とする請求項５記載の高集積半導体メモリ装置の製
    造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4122038C2 (de) * 1990-07-03 1994-08-25 Mitsubishi Electric Corp Herstellungsverfahren für einen DRAM
WO1994003898A1 (de) * 1992-08-10 1994-02-17 Siemens Aktiengesellschaft Dram-zellenanordnung
US5739576A (en) * 1995-10-06 1998-04-14 Micron Technology, Inc. Integrated chip multilayer decoupling capacitors
US6150211A (en) * 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
US6020609A (en) * 1997-10-31 2000-02-01 Texas Instruments - Acer Incorporated DRAM cell with a rugged stacked trench (RST) capacitor
US5942777A (en) * 1998-05-05 1999-08-24 Sun Microsystems, Inc. Memory device including a memory array having a combination of trench capacitor DRAM cells and stacked capacitor DRAM cells
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
KR20040009383A (ko) * 2002-07-23 2004-01-31 삼성전자주식회사 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법
CN1324671C (zh) * 2002-09-06 2007-07-04 旺宏电子股份有限公司 波浪状电容器及其制造方法
DE102004043857B3 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
KR101128982B1 (ko) * 2008-03-21 2012-03-23 주식회사 하이닉스반도체 레저바 캐패시터 및 그를 갖는 반도체 메모리 장치
JP3197990U (ja) * 2015-03-31 2015-06-11 セイコーエプソン株式会社 電気光学装置、及び電子機器
US11387242B2 (en) 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11152383B2 (en) * 2020-03-03 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61177771A (ja) * 1985-02-04 1986-08-09 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0795566B2 (ja) * 1985-12-12 1995-10-11 松下電子工業株式会社 半導体メモリ装置
JPH0815207B2 (ja) * 1986-02-04 1996-02-14 富士通株式会社 半導体記憶装置
JPS63146461A (ja) * 1986-12-10 1988-06-18 Mitsubishi Electric Corp 半導体記憶装置
JPS63239969A (ja) * 1987-03-27 1988-10-05 Sony Corp メモリ装置
DE3856143T2 (de) * 1987-06-17 1998-10-29 Fujitsu Ltd Verfahren zum Herstellen einer dynamischen Speicherzelle mit wahlfreiem Zugriff
JP2674085B2 (ja) * 1988-05-18 1997-11-05 富士通株式会社 ダイナミック型半導体記憶装置及びその製造方法
KR900019227A (ko) * 1988-05-18 1990-12-24 아오이 죠이치 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법
JPH0276258A (ja) * 1988-09-13 1990-03-15 Fujitsu Ltd 半導体記憶装置
JPH0294471A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体記憶装置およびその製造方法
JPH02106958A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体装置
EP0370407A1 (en) * 1988-11-18 1990-05-30 Nec Corporation Semiconductor memory device of one transistor - one capacitor memory cell type
KR920010695B1 (ko) * 1989-05-19 1992-12-12 삼성전자 주식회사 디램셀 및 그 제조방법
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
KR950000500B1 (ko) * 1989-08-31 1995-01-24 금성일렉트론 주식회사 디램셀 커패시터 제조방법 및 구조

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