NL9002376A

NL9002376A - Hoog geintegreerde halfgeleidergeheugeninrichting en methode voor het vervaardigen daarvan.

Info

Publication number: NL9002376A
Application number: NL9002376A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1990-08-14
Filing date: 1990-10-31
Publication date: 1992-03-02
Also published as: GB2247105A; CN1030631C; GB2247105B; FR2665982A1; RU2127928C1; FR2665982B1; JPH0727978B2; GB9023987D0; JPH0496272A; DE4034995A1; CN1059050A; HK189895A; IT9021853A1; IT9021853A0; DE4034995C2; IT1244053B; US5124765A; KR930007194B1; KR920005349A

Description

Hoog geïntegreerde halfgeleidergeheugeninrichting en methode voor het vervaardigen daarvan.

De uitvinding heeft betrekking op een halfgeleidergeheugeninrichting en een vervaardigingsmethode daarvan, en in het bijzonder op een hoog geïntegreerde halfgeleidergeheugeninrichting en een methode voor het vervaardigen daarvan, waarbij het effectieve oppervlak van een condensator kan worden gemaximaliseerd zonder de geheugenelement-oppervlakken uit te breiden.

Op het terrein van de halfgeleidergeheugentech-nieken zijn concurerende inspanningen getroost om het aantal geheugenelementen in een chip te verhogen. Teneinde dit doel te bereiken, is het belangrijk om het oppervlak van een geheugenelementenreeks, waarop een aantal geheugenelementen wordt gevormd binnen een beperkt oppervlak van een chip, te minimaliseren.

Om een minimum oppervlak voor een geheugenelement te realiseren, is een DRAM (Dynamic Random Access Memory), waarvan afzonderlijke cellen een enkele transistor en een enkele condensator hebben, wel bekend. Aangezien grote delen van het oppervlak wordt ingenomen door de condensator in bovengenoemd geheugenelement, wordt het met de ontwikkeling van een hogere pakkingsdichtheid van de hoog geïntegreerde halfgeleidergeheugeninrichting van steeds meer belang om de capacitantie te verhogen van de condensator samen met het tot een minimum terugbrengen van de verhouding van het halfgeleideroppervlak, dat wordt ingenomen door de condensator, teneinde de informatiedetectie te vergemakkelijken en de "soft"-fouten te verminderen, die het gevolg zijn van alfadeeltjes.

Teneinde het oppervlak, ingenomen door een condensator tot een minimum terug te brengen en de capacitantie van een geheugencondensator als boven beschreven te maximaliseren, is voorgesteld een gespreide gestapelde condensator (spread stacked capacitor , verder te noemen SSC) ele-mentstructuur, waarin de geheugenelektrode van elk geheugenelement is uitgebreid tot het aangrenzende geheugenele-mentoppervlak. Een dergelijk geheugenelement met de SSC- elementstructuur is beschreven op blz. 31-34 van IEDM 89.

In de bovengenoemde stand der techniek worden eerste elektroden van de condensator gevormd, die worden uitgebreid naar de oppervlakken van aangrenzende geheugen-elementen door het brongebied van elk geheugenelement op een halfgeleider siliciumsubstraat, waarin transistoren zijn gevormd bloot te leggen. Een 64Mbit DRAM kan worden verkregen in de hierboven structuur van het SSC element, evenwel is er een beperking voor het verkrijgen van voldoende geheugenoppervlak van de condensator, nodig voor een 256Mbit DRAM, aangezien een eerste condensator dient te worden gevormd tussen tweede condensatoren, die daarna worden gevormd. Daar wil zeggen, aangezien de grootte van elke condensator van de eerste geheugenelementen beperkt is door elke condensator van de tweede geheugenelementen, dienen de uitbreidingen van de condensatoren van de tweede geheugenelementen, die worden uitgebreid naar links en reeks, te worden beperkt, teneinde in balans te blijven met de grootte van elke condensator van de eerste geheugenelementen. Daarom kon elke condensator van de tweede geheugenelementen niet volledig worden uitgebreid naar de condensator van de eerste geheugenelementen, die aangrenzend geplaatst zijn aan de tweede geheugenelementen, om in maximum oppervlakken te overlappen met de eerste geheugenelementen. De grootte van elke condensator van de eerste geheugenelementen dient te worden vergroot om in balans te blijven met die van de condensatoren van de eerste geheugenelementen alsook om elke condensator van de tweede geheugenelementen volledig uit te breiden tot de condensator van de aangrenzende eerste geheugenelementen. Aangezien evenwel de grootte van elke condensator van de eerste geheugenelementen beperkt is door elke condensator van de tweede geheugenelementen in de bekende SSC elementstructuur, is dit onvoldoende om het effectieve oppervlak te verkrijgen voor de condensator, dat nodig is voor de 256Mbit DRAM, waarvan de elementgrootte kleiner is dan die van de 64Mbit DRAM.

Het is daarom een doel van de uitvinding om een DRAM te verschaffen, waarin, om de boven beschreven proble- men van de bekende technieken op te lossen, een geheugen-elementreeks gevormd is door afwisselend een stapeltype-condensatorelement en een gecombineerd stapel-groeftype condensatorelement naast elkaar te plaatsen.

Het is een ander doel van de uitvinding om een vervaardigingsmethode te verschaffen, waarmee doelmatig de DRAM met de bovengenoemde structuur wordt vervaardigd.

Teneinde de bovengenoemde doelen te bereiken, is de geheugenelementreeks van de DRAM volgens de uitvinding als volgt geconstrueerd. Een hoog geïntegreerde halfgeleider geheugeninrichting, omvattende een aantal geheugencellen, waarvan elk een schakeltransistor heeft gevormd op een halfgeleidersubstraat, en een stapeltypecondensator, gestapeld op de schakeltransistor, waarbij de geheugenelektrode van elke stapeltypecondensator van eerste geheugenelemen-ten onder de geheugenelementen is uitgebreid tot de oppervlakken van tweede geheugenelementen, geplaatst aangrenzend aan de eerste geheugenelementen, en de geheugenelektrode van elke stapeltypecondensator van de tweede geheugenelementen is uitgebreid tot de gebieden van de aangrenzende eerste geheugenelementen, zodat de uitgebreide geheugen-elektroden van de tweede geheugenelementen, geplaatst aangrenzend aan de eerste geheugenelementen, gedeeltelijk overlapt worden door de uitgebreide geheugenelektroden van de eerste geheugenelementen, waarbij elke condensator van de eerste geheugenelementen omvat de stapeltypecondensator en een groef-typecondensator, gevormd in een brongebied van de schakeltransistor en in een halfgeleidersubstraat op een zodanige wijze, dat respektievelijke eerste en tweede geheugenelementen afwisselend en aangrenzend aan elkaar gelegen zijn in rijrichting en kolomrichting.

De onderhavige methode voor het vervaardigen van de geheugenelementreeks met de bovengenoemde structuur omvat: een eerste proces voor het bepalen van actieve gebieden door het laten groeien van veldoxydelagen op een eerste geleidingstype halfgeleidersubstraat; een tweede proces voor het vormen van transistoren, die elementen zijn van een geheugenelement op de actieve gebieden, en het vormen van een eerste isolerende laag over de resulterende structuur; een derde proces voor het vormen van bitlijnen om te verbinden met elk afvoergebied van de transistoren, en het vormen van een tweede isolerende laag over de resulterende structuur; een vierde proces voor het vormen van eerste openingen voor het blootleggen van voorbepaalde delen van toevoergebieden voor het vormen van eerste geheu-genelementen met de gecombineerde stapel-groeftypecondensa-tor; een vijfde proces voor het vormen van groeven in het halfgeleidersubstraat door gebruik te maken van de eerste openingen; een zesde proces voor het vormen van een condensator op elk binnenoppervlak van de groef en de tweede isolerende laag, en vervolgens het vormen van een derde isolerende laag op de resulterende structuur; een zevende proces voor het vormen van tweede openingen door het blootleggen van de brongebieden van de transistoren aangrenzend aan de eerste geheugenelementen in rijrichting of in kolom-richting; en een achtste proces voor het vormen van een stapeltypecondensator door de tweede opening.

De uitvinding zal thans nader worden toegelicht aan de hand van uitvoeringsvoorbeelden met verwijzing naar de bijgevoegde tekeningen, waarin:

Fig. 1 een partieel aanzicht in doorsnee is van het geheugenelement volgens de uitvinding, fig. 2A tot 2G één uitvoering tonen van de processen voor het vervaardigen van de geheugenelementreeks volgens de uitvinding, en fig. 3A tot 3E een andere uitvoering tonen van de processen voor het vervaardigen van de geheugenelementreeks volgens de uitvinding.

In de geheugenelementreeks van de uitvinding, zoals getoond in fig. 1, zijn geheugenelementen Ml en M3, die gecombineerde stapel-groeftypecondensatoren 11, 12 en 13 bevatten, geplaatst afwisselend met en aangrenzend aan een geheugenelement M2 met een stapeltypecondensator 20, 21 en 22. Verder zijn in de geheugenelementen de geheu-genelektroden 11 (eerste elektroden van de condensatoren) van de eerste en derde geheugenelementen Ml en M3 uitgebreid tot het aangrenzende tweede geheugenelementoppervlak, en een geheugenelektrode 20 van het tweede geheugenelement M2 is uitgebreid tot de oppervlakken van de eerste en derde geheugenelementen Ml en M3. Hoewel de geheugenelementreeks, getoond in fig. 1, is weergegeven als met de geheugenelementen geplaatst aangrenzend aan elkaar in rijrichting, heeft de geheugenelementreeks in kolomrichting eveneens geheugenelementen met de gecombineerde stapel-groeftypecon-densator en de geheugenelementen met de stapeltypeconden-sator, welke geplaatst zijn aangrenzend aan elkaar.

De fig. 2A tot 2G tonen ëên uitvoering van processen voor het vervaardigen van een geheugenelementreeks volgens de uitvinding.

Fig. 2A toont het proces voor het vormen van transistoren en bitlijnen 5 op een halfgeleidersubstraat 100, waarin actieve gebieden eerst worden gedefinieerd door het laten groeien van veldoxydelagen 101 in een halfgeleidersubstraat 100 van eerste geleidingstype door selectieve oxydatie. Met onzuiverheden gedoteerde eerste polykristal-lijne siliciumlagen, die bestemd zijn als poortelektroden 1, worden gevormd op de actieve gebieden door poortoxyde-lagen tussen te plaatsen, en tegelijk worden eerste geleidende lagen 4 van de transistoren, bijvoorbeeld met onzuiverheid gedoteerde eerste polykristallijne siliciumlagen gevormd op voorbepaalde delen van de veldoxydelagen 101, zodanig, dat zij verbonden zijn met de poortelektroden van het geheugenelement, gelegen aangrenzend aan de veldoxydelagen. Verder worden toevoergebied 2 en afvoergebied 3 gevormd aan elke zijde van de poortelektroden 1 in het oppervlak van het halfgeleidersubstraat door middel van ionenimplantatie, en vervolgens wordt een eerste isolerende laag II, bijv. een HTO (Hoge Temperatuur Oxyde)-laag of LTO (Lage Temperatuur Oxyde)-laag met een dikte van ongeveer 50 nm tot 200nm gevormd over het gehele oppervlak van de hiervoor genoemde structuur. Daarna worden metaallagen 5, die dienst doen als bitlijnen, gevormd na het blootleggen van sommige delen van de afvoergebieden. Hier omvat de structuur van fig. 2A de eerste, tweede en derde geheugenelementen Ml, M2 en M3.

Fig. 2B toont het vormingsproces van een tweede isolerende laag 12 en eerste openingen 0P1, waarin, na het proces, getoond in fig. 2A, de tweede isolerende laag 12 met een dikte van ongeveer 50-300 nm, bijv. een HTO-laag, wordt afgezet, en door gebruikmaking van een masker-patroon op de tweede isolerende laag worden de eerste openingen OP1 gevormd om de toevoergebieden 2 van de eerste en de derde geheugenelementen Ml en M3 bloot te leggen.

Fig. 2C toont het proces voor het vormen van groeven 10 en tweede geleidende lagen 11, die funktioneren als eerste elektroden van de condensatoren. Door de eerste openingen OPl wordt het halfgeleidersubstraat 100 geëtst voor het vormen van de groeven 10, daarna worden tweede geleidende lagen 11, die dienen als de eerste elektroden van de condensatoren, bijv. met een verontreiniging gedoteerde tweede polykristallijne siliciumlagen met een dikte van ongeveer 20 nm - 300 nm afgezet zowel op de wanden van de groeven 10 als op de tweede isolerende lagen 12, waardoor een elektrodepatroon gevormd wordt als getoond in fig. 2C. Hier kan de diepte van de groef 10 worden ingesteld in het gebied van ongeveer 0,5 yum - 10 yum in overeenstemming met de beoogde waarde van de capacitantie.

Fig. 2D illustreert het proces voor het vormen van diëlektrische films 12 en derde geleidende lagen 13, die dienst doen als de tweede elektroden van de condensatoren. De diëlektrische films 12 en de derde geleidende lagen 13 met een dikte van ongeveer 50 nm - 400 nm worden successievelijk gevormd, waardoor de eerste geheugenelementen Ml en M3 worden gecompleteerd resp. met de gecombineerde stapel-typecondensatoren. Hier is de diëlektrische film 12 van een oxydelaagstructuur zoals een HTO-laag of een LTO-laag of een oxyde/nitride/oxyde-structuur, bijv. een ONO-structuur, of een nitride/oxyde-structuur, dat wil zeggen NO-structuur. Hier kan een uitwendige groeftypecon-densator, waarin de lading wordt opgeslagen in het buitengebied van de groef in een halfgeleidersubstraat, worden gevormd.

Fig. 2E illustreert het proces voor het vormen van derde isolerende lagen 13 en een tweede opening 0P2.

Na het proces, getoond in fig. 2D, wordt de derde isolerende laag 13 met een dikte van ongeveer 50 nni - 300 nmf bijv. een HTO-laag, afgezet, en vervolgens wordt de tweede opening OP2 gevormd, teneinde het toevoergebied 2 van het tweede geheugenelement M2 bloot te leggen. Hier kan, na het afzetten van een BPSG (Boor-Fosfor Silicaat Glas)-laag met een dikte van ongeveer 50 nm - 400 nm de derde isolerende laag worden gevormd door planariseren via een reflux-proces.

Fig. 2F illustreert het proces voor het vormen van een vierde geleidende laag 20, die dienst doet als een eerste elektrode, een diëlektrische film 21, en een vijfde geleidende laag 22, die dienst doet als een tweede elektrode van de condensator. Na het uitvoeren van het proces, getoond in fig. 2E, wordt de vierde geleidende laag 20 met een dikte van ongeveer 30 nm - 400 nm, en welke dient als eerste elektrode van de condensator, bijvoorbeeld een met verontreiniging gedoteerde vierde polykristallijne siliciumlaag, afgezet voor het vormen van het elektrode-patroon zoals getoond in fig. 2F. Daarna worden de diëlektrische film 21 en de vijfde geleidende laag 22 met een dikte van ongeveer 50 nm - 400 nm, welke funktioneert als de tweede elektrode van de condensator, successievelijk gevormd over de vierde geleidende laag 20, waardoor het tweede geheugenelement M2, dat de stapeltypecondensator heeft, voltooid is. Hier is de diëlektrische film 21 van een oxydelaagstructuur zoals een HTO-laag of LTO-laag, of een ONO-structuur, of een NO-structuur.

Fig. 2G illustreert het proces voor het vormen van een planariseringslaag 30 en metaalelektroden 31, waarbij, na het proces, getoond in fig. 2F, de planariseringslaag 30, bijvoorbeeld een BPSG-laag, wordt afgezet voor planariseren, en vervolgens worden de metaalelektroden 31 gevormd, waardoor de DRAM met beide stapel-groeftype-condensatorelementen en stapeltypecondensatorelementen voltooid is.

' De fig. 3A tot 3E tonen een andere uitvoering van de processen voor het vervaardigen van een geheugen-elementreeks volgens de uitvinding. Het vervaardigingspro-ces voorafgaand aan het proces van fig. 3 is identiek aan dat, beschreven in samenhang met fig. 2A en wordt derhalve weggelaten.

Fig. 3A toont het proces voor het vormen van een tweede isolerende laag 12, een nitridelaag N, en een vierde isolerende laag 14. Na het proces, getoond in fig.

2A, worden de tweede isolerende laag 12 met een dikte van ongeveer 50 nm - 300 nm, bijv. een HTO-laag, de nitridelaag N met een dikte van ongeveer 10 nm- 50 nm, en de vierde isolerende laag 14 met een dikte van 50 nm - 40 nm, bijv. een HTO-laag, sequentieel gevormd.

Fig. 3B toont het proces van het vormen van tweede geleidende lagen 11, die dienen als eerste elektroden van de condensatoren, en een inter-planariserende laag 32, waarbij, door het aanbrengen van een maskerpatroon op de vierde isolerende laag 14, eerste openingen worden gevormd, teneinde toevoergebieden 2 van de eerste en derde geheugen-elementen Ml en M3 bloot te leggen. Verder wordt het halfgeleider substraat geëtst voor het vormen van groeven 10 door de eerste openingen en, daarna worden tweede geleidende lagen 11 met een dikte van ongeveer 20 nm - 300 nm, welke dienst doen als eerste elektroden van de condensatoren, bijv. met verontreiniging gedoteerde tweede polykristallijne siliciumlagen, afgezet voor het vormen van het elektrode-patroon, zoals getoond in fig. 3B. De interplanariserings-laag 32, bijv. een SOG (Opspinglas)-laag, wordt afgezet om te planariseren. Tijdens het proces kan de interplana-riseringslaag 32 worden gevormd van een laag, gestapeld door een SOG-laag en een HTO-laag of een laag, gestapeld door een BPSG-laag. Hier kan de diepte van de groef 10 worden geregeld in het gebied van ongeveer 0,5 yum - 10 yum in overeenstemming met de gewenste waarde van de capacitantie.

Fig. 3C illustreert het proces voor het vormen van een tweede opening en een vierde geleidende laag 20, welke funktioneert als eerste elektrode van de condensator.

Na het vormen van de interplanariseringslaag 32 wordt de tweede opening gevormd om het toevoergebied 2 van het tweede geheugenelement M2 bloot te leggen. Daarna wordt de vierde geleidende laag 20, die een dikte heeft van ongeveer 30 nm - 400 nm, en welke funktioneert als de eerste elektrode van een condensator, bijvoorbeeld een met verontreiniging gedoteerde vierde polykristallijen siliciumlaag, afgezet zowel op het oppervlak van de tweede opening als op de interplanariseringslaag 32, teneinde het elektrodepatroon te vormen zoals getoond in fig. 3C.

Fig. 3D toont het proces voor het verwijderen van de vierde isolerende laag en de interplanariseringslaag, waarbij, door gebruik te maken van de nitridelaag N als een etsblokkeerlaag, de vierde isolerende laag en de interplanariseringslaag, die geplaatst zijn tussen de tweede geleidende laag 11 en de vierde geleidende laag 20, worden verwijderd door nat etsen, waardoor het oppervlak van het eerste elektrodepatroon van elk geheugenelement wordt vergroot.

Fig. 3E illustreert het proces voor het vormen van een diëlektrische film 33 en een zesde geleidende laag 34, welke dienst doet als tweede elektrode van de condensator. Na het proces, getoond in fig. 3D, wordt de diëlektrische film 33 gelijktijdig gevormd op zowel de tweede geleidende laag 11 als de vierde geleidende laag 20, en vervolgens wordt de zesde geleidende laag 34, die dienst doet als tweede elektrode van de condensator, en een dikte heeft van ongeveer 50 nm - 500 nm, bijv. een met verontreiniging gedoteerde zesde polykristallijne siliciumlaag, afgezet, waardoor de eerste geheugenelementen Ml en M3 en het tweede geheugenelement M2 zijn gecompleteerd. Hier is de diëlektrische film 33 van een oxydelaagstructuur of een ONO-structuur zoals een HTO-laag of LTO-laag.

Na het uitvoeren van het proces, getoond in fig.

3E, wordt de planariseringslaag, bijv. een BPSG-laag, afgezet om het planariseren uit te voeren, en vervolgens worden metaalelektroden gevormd, waardoor de DRAM met zowel de stapel-groeftypecondensatorelementen als de stapeltype-condensatorelementen is voltooid.

Zoals beschreven in het bovenstaande wordt bij de condensator volgens de onderhavige uitvinding gebruik gemaakt van een gecombineerd stapel-groeftypecondensator als eerste condensator van de gebruikelijke SSC-structuur, en een stapeltypecondensator gebruikt als tweede condensator van de gebruikelijke SSC-structuur. Dienovereenkomstig kan bij het vervaardigen van de gecombineerde stapel-groef-type (of groef-type)-condensator voldoende geheugenoppervlak van elke condensator worden verkregen, zonder beperkt te zijn door de afstand tussen de tweede condensatoren, dat wil zeggen de stapel-type-condensatoren. Verder kan tijdens het vormen van de tweede condensator (stapeltypecondensator) de eerste condensator, dat wil zeggen de gecombineerde stapel-groeftype (groeftype)-condensator het probleem van stapsgewijs bedekking opmerkelijk verkleinen in vergelijking met de bekende eerste condensator, dat wil zeggen stapeltypecondensator, zodat de processen gemakkelijk worden uitgevoerd.

Verder zijn in de geheugenelementreeks van de uitvinding, omdat de eerste geheugenelementen gecombineerde stapel-groeftype (of groef-type)-condensatoren hebben en de tweede geheugenelementen de stapel-typecondensatoren hebben, gerangschikt aangrenzend aan elkaar in rijrichting en in kolomrichting, de geheugenelementen met de groef afwisselend gevormd. Als gevolg geeft dit het voordeel, dat het probleem van de lekstroom tussen geheugenelementen met groef en de soft-fouten, resulterende van alfadeeltjes, kunnen worden opgeheven.

Bovendien, door de oxydelaag en de interplanari-seringslaag, aangebracht onder de geleidende laag, die dienst doet als eerste elektrode in de condensator van de tweede uitvoering van de uitvinding, worden de oppervlakken van het bovengedeelte, het zijgedeelte alsook het bodemgedeelte van de geleidende laag gebruikt als eerste elektrode van de condensator, zodat het geheugenoppervlak van de condensator kan worden gemaximaliseerd. Daardoor kan de vermindering van de capacitantie, veroorzaakt door de toename van de pakkingsdichtheid van de hoog geïntegreerde halfgeleidergheugeninrichting, worden verbeterd door middel van structurele aanpak.

-conclusies-

Claims

1. Hoog geïntegreerde halfgeleidergeheugeninrich-ting, omvattende een aantal geheugenelementen, waarvan elk een schakeltransistor heeft, gevormd op een halfgeleider substraat, en een stapeltypecondensator, gestapeld op genoemde schakeltransistor, met het kenmerk, dat de geheugenelektrode van elke stapeltypecondensator van eerste geheugenelementen onder de geheugenelementen is uitgebreid tot de oppervlakken van tweede geheugenelementen, geplaatst aangrenzend aan de eerste geheugenelementen, en de geheugenelektrode van elke stapeltypecondensator van de tweede geheugenelementen is uitgebreid tot de oppervlakken van de aangrenzende eerste geheugenelementen, zodat deze uitgebreide geheugenelektroden van de tweede geheugenelementen, geplaatst aangrenzend aan de eerste geheugenelementen, gedeeltelijk zijn overlapt met genoemde uitgebreide geheugenelektroden van de eerste geheugenelementen, waarbij elke condensator van de eerste geheugenelementen genoemde stapeltypecondensator heeft en een groef-typecondensator, gevormd in een toevoergebied van genoemde schakeltransistor en in het halfgeleidersubstraat.

2. Hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 1, m e t het kenmerk, dat de eerste geheugenelementen en de tweede geheugenelementen zijn geplaatst afwisselend en aangrenzend aan elkaar zowel in rijrichting als in kolomrichting.

3. Hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 2,met het kenmerk, dat de groef-typecondensator een uitwendige groef-typecondensator is.

4. Hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 3,met het kenmerk, dat de diepte van de groef ligt in het gebied van ongeveer 0,5 /um - 10 /urn.

5. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens één der voorgaande conclusies, met het kenmerk, dat deze in de aangegeven volgorde de volgende stappen omvat: bepalen van actieve gebieden door het laten aangroeien van veldoxydelagen op een halfgeleidersubstraat van eerste geleidingstype, vormen van transistoren, welke elementen zijn van een geheugenelement, op deze actieve gebieden, en vormen van een eerste isolerende laag over de resulterende structuur; vormen van bitlijnen, teneinde te worden verbonden met respektievelijke afvoergebieden van de transistoren, en vormen van een tweede isolerende laag over de resulterende structuur; vormen van eerste openingen door voorbepaalde gedeelte van de toevoergebieden bloot te leggen, teneinde eerste geheugenelementen te vormen, welke een gecombineerde stapel-groefcondensator hebben; vormen van groeven in het halfgeleidersubstraat door gebruikmaking van deze eerste openingen; vormen van condensatoren zowel aan het oppervlak van de groeven als aan de tweede isolerende laag, en vormen van een derde isolerende laag op de resulterende structuur; vormen van tweede openingen, teneinde toevoergebieden van de transistoren, geplaatst aangrenzend aan de eerste geheugenelementen in zowel rij als kolomrichtingen bloot te leggen; en vormen van stapel-typecondensatoren door deze tweede openingen.

6. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 5, met het kenmerk, dat de stap van het. vormen van een tweede isolerende laag omvat de stap van het opeenvolgend vormen van een eerste oxydelaag, een nitridelaag, en een tweede oxydelaag, na het vormen van de bitlijnen.

7. Methode voor het vervaardigen van een hoog geïn- tegreerde halfgeleidergeheugeninrichting volgens conclusie 5, m e t het kenmerk, dat de stap van het vormen van condensatoren en een derde isolerende laag bestaat uit het vormen van een geleidende laag, die dienst doet als eerste elektrode van een condensator zowel op het oppervlak van genoemde groef als op genoemde tweede oxydelaag, en het vervolgens afzetten van een interplanariseringslaag op de resulterende structuur.

8. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 7,met het kenmerk, dat de stap van het vormen van stapeltypecondensatoren bestaat uit het vormen van een geleidende laag, die dienst doet als eerste elektrode van een stapeltypecondensator, door de tweede opening.

9. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 5,met het kenmerk, dat de genoemde eerste oxydelaag en genoemde tweede oxydelaag HTO-lagen zijn.

10. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 7,met het kenmerk, dat genoemde interplanariseringslaag een SOG-laag is.

11. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 7,met het kenmerk, dat de interplanariseringslaag een gestapelde laag is, gevormd door een SOG-laag en een HTO-laag.

12. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 7,met het kenmerk, dat de interplanariseringslaag een gestapelde laag is, gevormd van een HTO-laag en een BPSG-laag.

13. Methode voor het vervaardigen van een hoog geïn- tegreerde halfgeleidergeheugeninrichting volgens conclusie 7, met hetkenmerk, dat na genoemde stap van het vormen van condensatoren en derde isolerende lagen, de tweede oxydelaag en de interplanariseringslaag, gevormd op genoemde nitridelaag, worden verwijderd.

14. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 13, m e t het kenmerk, dat de tweede oxydelaag en de interplanariseringslaag worden verwijderd door middel van nat etsen.

15. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 13,met het kenmerk, dat, na de stap van het etsen van de oxydelaag en de interplanariseringslaag, diëlek-trische films worden gevormd gelijktijdig over het blootgelegde gehele oppervlak van de geleidende lagen.

16. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 15,met het kenmerk, dat de diëlektrische film wordt gevormd door de stap van het vormen van een eerste oxydelaag over het oppervlak van de blootgelegde geleidende laag, het vormen van een nitridelaag over de eerste oxydelaag, en het vormen van een tweede oxydelaag over de nitridelaag.

17. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 5,met het kenmerk, dat de eerste, tweede, en derde isolerende lagen HTO-lagen zijn.

18. Methode voor het vervaardigen van een hoog geïntegreerde halfgeleidergeheugeninrichting volgens conclusie 5,met het kenmerk, dat de derde isolerende laag wordt gevormd door afzetten en vervolgens refluxen van een BPSG-laag met een dikte van ongeveer 50 nm - 400 nm na de stap van het vormen van de condensator van het eerste geheugenelement.