NL8803117A - Gestapelde condensator-dram-cel. - Google Patents

Description

Gestapelde condensator-DRAM-cel

De uitvinding heeft betrekking op DRAM (Dynamic Random Access Memory)-cellen en een werkwijze voor het vervaardigen daarvan, meer in het bijzonder op een gestapelde condensator-DRAM-cel, welke een hoge capaciteit kan bereiken zonder toename van het condensatorgebied in een halfgeleider-inrichting. Recentelijk zijn op het gebied van de DRAM-technologie de inspanningen voor het minimaliseren van de chip-afmeting begonnen, waarbij de capaciteitswaarde voor elke cel gelijk moest blijven. In overeenstemming met deze tendens kwamen de geulcondensator-DRAM-cel en de gestapelde condensator-DRAM-cel tot ontwikkeling. Deze technieken droegen in sterke mate bij aan de DRAM-technologie met hoge dichtheid.

Ter toelichting van de werkwijze voor het vervaardigen van een gestapelde condensator-DRAM-cel is in fig. 1 de verticale dwarsdoorsnede van een dergelijke cel weergegeven, aan de hand van welke fig. de volgende fabrikage-stappen kunnen worden toegelicht.

In de eerste plaats wordt een p-kuip 32 op een p-type substraat 31 gevormd. Op een actief gebied boven de p-kuip wordt een veldoxidelaag 34 door groeien gevormd, + waarbij een p -laag wordt gevormd door het injecteren van verontreinigen. Na deze stappen worden een polysilicium gate 35 en een source-drain-gebied voor transistoren gevormd en wordt een contact gevormd voor het verkrijgen van een opslag-polysilicium 41, welke selectief wordt geëtst.

Daarna wordt een isolerende laag 46 voor een condensator gevormd door het oxideren van het opslag-polysilicium en wordt een plaat-polysilicium 48 gedeponeerd. De lagen van een oxide 49, een polycide 50, een B-PSG 51 en een metaal 52 worden achtereenvolgens gevormd, waarna de reeks fabrikagestappen voor een DRAM-cel is voltooid.

Het effectieve gebied van een condensator 41 van een op de bovenbeschreven wijze vervaardigde DRAM-cel wordt bepaald door het boven- en zij-oppervlak van het opslag-poly-silicium. Teneinde het effectieve oppervlak van de stapel-condensator te vergroten, wordt tot op heden de dikte van het opslag-polysilicium 41 vergroot.

De grootte van de capaciteit, die wordt vervaardigd door het vergroten van het zij-oppervlak, is echter niet voldoende voor geheugens met hoge dichtheid, omdat het 2

celoppervlak van een 4M DRAM 10 ym , doch dat van een 16M

2 DRAM beperkt wordt tot 5 ym . De toename van de dikte van het opslag-polysilicium in het gehele oppervlak van de cel veroorzaakt een verslechtering van de celtopologie, zodat het aanbrengen van patronen van het opslagmateriaal en de bit-lijn en het metaal moeilijk is. Het vervaardigen van DRAM's groter dan 4M DRAM is moeilijk met de conventionele technologie. De reden hiervan is dat de capaciteit per eenheidscel aanmerkelijk afneemt, wanneer de 16M DRAM wordt vervaardigd met behulp van de bekende technologie.

De uitvinding beoogt een gestapelde condensator-DRAM-cel te verschaffen, alsmede een werkwijze, waarmede het mogelijk is een 16M DRAM te vervaardigen door het maximaliseren van het effectieve oppervlak van de gestapelde condensator in een beperkt gebied.

De uitvinding betreft volgens een eerste aspect een gestapelde condensator-DRAM, waarbij het effectieve oppervlak van de condensator wordt gemaximaliseerd met een opslaglaag uit polysilicium voor de condensator. Er bestaan drie factoren voor het vergroten van het effectieve oppervlak volgens de onder havige uitvinding. Een factor is de opslaglaag, welke dik wordt gevormd in een gebied boven de veldoxide-laag. Dat wil zeggen het gebied van de opslaglaag boven de veldoxidelaag wordt twee maal bekleed met polysilicium zodat de capaciteit zoveel toeneemt.

Wanneer een eerste laag polysilicium wordt verwijderd met uitzondering van het gedeelte boven de veldoxidelaag, verdient het de voorkeur een zadelmasker te gebruiken. Dit omdat het geëtste oppervlak van de opslaglaag zeer ruw is en deze omstandigheden doen het effectieve oppervlak voor de condensator in sterke mate toenemen.

Het vormen van de opslaglaag via twee stappen leidt tot een verbeterde topologie, omdat de dikte in het gebied van een bit-lijncontact gering is.

In de tweede plaats bepaalt een afstandsstuk de grootte van een capaciteit. Hoewel het ets-proces van de opslaglaag de oxidelaag op de opslaglaag als etsmasker gebruikt, wordt het etspatroon van de oxidelaag beperkt door het oplossend vermogen van een lichtgevoelige beschermingslaag. Aangezien de afmeting van het etspatroon derhalve wordt bepaald door het oplossend vermogen, wordt de te verwijderen hoeveelheid van de opslaglaag ook beïnvloed door het oplossend vermogen. De afstandsstukken hebben echter tot gevolg, dat de resterende opslaglaag groot is, aangezien het daarvan te verwijderen gedeelte klein is.

Een ondersnijding wordt als één van de drie factoren toegepast. Het ondersnijden wordt uitgevoerd in een gebied juist onder het grensgebied van de opslaglaag. Dienovereenkomstig wordt het effectieve oppervlak nogmaals vergroot.

Zoals in fig. 4 is weergegeven, wordt de gestapelde condensator volgens de uitvinding vergroot in een gekromd oppervlak met het zadelmasker en de oxidelaag onder de meervoudige opslaglaag wordt omwikkeld door een diëlektrische condensator1aag. Deze structuur wordt aangeduid met gezadelde en omwikkelde stapelcondensator.

De uitvinding betreft volgens een ander aspect een werkwijze voor het vervaardigen van de gezadelde en gewikkelde stapelcondensator-DRAM.

De uitvinding wordt hierna nader toegelicht aan de hand van de tekening, waarin een uitvoeringsvoorbeeld is weergegeven.

Fig. 1 is een verticale dwarsdoorsnede van een bekende DRAM-cel.

Fig. 2 is een bovenaanzicht van het patroon van een gestapelde condensator-DRAM-cel volgens de uitvinding.

Fig. 3 is een verticale dwarsdoorsnede volgens de lijn III-III uit fig. 2.

Fig. 4 is een verticale dwarsdoorsnede volgens de lijn IV-IV uit fig. 2.

Fig. 5A-5L tonen verticale dwarsdoorsnedes van opeenvolgende fabrikagestappen van een uitvoeringsvorm van de werkwijze voor het vervaardigen van de DRAM-cel volgens de uitvinding.

In fig. 2 is een polysilicium gate 60 weergegeven en is met 62 een zadelmasker aangeduid. Met de verwijzings-cijfers 64, 66 zijn resp. een begraven contact en een opslag-polysilicium aangegeven. Voorts zijn een polysiliciumplaat 68 en een bit-lijn contact 70 aangegeven. De letters ML en BL geven resp. een metaallijn en een bit-lijn aan.

Fig. 5 toont in dwarsdoorsnede opeenvolgende stappen van een werkwijze voor het vervaardigen van een gestapelde condensator-DRAM. Volgens fig. 5a worden een p-type kuip 2 en een n-type kuip 3 op een p-type substraat 1 gevormd.

' Hierna zal de voorkeursuitvoering van de uitvinding worden beschreven aan de hand van de p-kuip. Voor de n-kuip behoeft alleen het type verontreinigingen te worden gewijzigd.

Verontreinigingen van het p-type worden geïnjecteerd in een gebied van de p-type kuip 2, waardoor een veldgebied in de kuip 2 wordt gevormd en vervolgens wordt een veldoxidelaag 4 door groeien verkregen. Hierdoor wordt ♦ een kanaalstopgebied van het p -type gevormd (fig. 5b).

Zoals uit fig. 5c blijkt, wordt een gate-oxidelaag 4' gegroeid op actieve gebieden vormende gebieden door een conventionele methode en worden verontreinigingen geïnjecteerd, teneinde een drempelspanning van een transistor te besturen. Een polysilicium-laag 5 wordt vervolgens boven het substraat gedeponeerd en een polysilicium-gate-oxidelaag 6 wordt op de laag 5 gegroeid. De lagen 4’, 5 en 6 worden selectief weggeëtst met behulp van een conventionele foto-lithografische techniek en uit de laag 5 wordt een gate-polysilicium-laag verkregen.

Fig. 5d toont een oxide-afstandsstuk 7, dat wordt gevormd in de zijwanden van de polysiliciumlaag 5. Ion-verontreinigingen van het n-type worden vervolgens in de p-kuip geïnjecteerd, teneinde de gebieden te vormen, welke een source S en een drain D van een transistor worden.

Daarna worden volgens fig. 5e achtereenvolgens een oxidelaag 8 (de onderste oxidelaag) 9 en 10 gevormd. De lagen 8, 9, 10 worden gevormd door een CVD (Chemical Vapor Deposition)-techniek en de dikte van elke laag is ongeveer 1000 A. Een eerste polysiliciumlaag 11 wordt vervolgens aangebracht met een dikte van ongeveer 3000 A.

De lagen 8, 9 en 10 fungeren als tussenliggende isolatielaag tussen de gate-laag 5 en de eerste laag 11. De eerste laag 11 kan worden gevormd uit polysilicium, dat ♦ eerst met de n -type verontreinigingen is gedoteerd, of de + n -type verontreingingen kunnen na het aanbrengen van het niet-gedoteerde polysilicium worden aangebracht.

Volgens fig. 5f wordt de eerste polysiliciumlaag 11 selectief weggeëtst met behulp van een zadelmasker, waarbij het polysilicium boven het bovenoppervlak van de veldoxidelaag 4 wordt gehandhaafd. Tijdens dit proces heeft het zadelmasker tot gevolg, dat het geëtste oppervlak van de opslaglaag zeer ruw wordt, zodat deze omstandigheden het effectieve oppervlak voor de condensator sterk doen toenemen. Dat wil zeggen de toename van het oppervlaktegebied met de gekromde oppervlakte-omstandigheden vergroot de hoeveelheid opslag-polysilicium ten opzichte van een andere deponering van een polysiliciumlaag.

Begraven contacten 12 worden vervolgens gevormd en het begraven contact maakt het mogelijk de source te verbinden met een tweede polysiliciuralaag, dat een elektrode van een condensator zal zijn. De volgorde van vormen van de eerste polysiliciumlaag en het contact kan omgekeerd worden uitgevoerd.

Hierna wordt volgens fig. 5g de tweede polysiliciumlaag 11' aangebracht met een dikte van ongeveer 2500 A over het gehele oppervlak van de p-kuip en een oxidelaag 14 wordt door bekleden aangebracht met een dikte van ongeveer 1500-3000 A door middel van een CVD-techniek op de tweede polysiliciumlaag.

Fig. 5h toont de volgende stap. Het verwijzings-cijfer 13 geeft een polysilicium-opslaglaag aan, die bestaat uit de eerste en tweede laag 11 en 11' en hierna zullen de eerste en tweede polysiliciumlaag 11, 11' worden aangeduid als de polysilicium-opslaglaag en met een enkele arcering worden aangegeven.

Met behulp van een lichtgevoelig beschermings-masker wordt de oxidelaag 14 selectief weggeëtst per celeenheid. Bij dit etsproces wordt het etspatroon van de oxidelaag 14 beperkt door het oplossend vermogen van de lichtgevoelige beschermingslaag. Derhalve moet de afmeting van het etspatroon ten minste gelijk zijn aan of groter dan het oplossend vermogen. Volgens de onderhavige uitvinding wordt een oxide-afstandsstuk gebruikt, teneinde de capaciteit te maximaliseren. Na het vormen van het etspatroon van het opslag-polysilicium, wordt een oxidelaag op de oxidelaag 14 aangebracht door bekleden. Het oxide-afstandsstuk 15 wordt vervolgens gevormd door de terug-etstechniek. De afmeting van het afstandsstuk wordt bepaald door de grootte van de te handhaven opslaglaag, dat wil zeggen door de capaciteit van een condensator volgens een inrichting-kenmerk.

In fig. 5i is de blootgelegde opslaglaag 13 verwijderd door gebruik te maken van de resterende oxidelaag 14 en het oxide-afstandsstuk 15 als masker. Dit ets-proces legt de delen van de oxidelaag 10 onder de verwijderde opslaglaag bloot. Vervolgens worden met behulp van de isotropische techniek de oxidelaag 10 en 14 verwijderd. De isotropische etstechniek maakt ondersneden oppervlakken in de oxidelaag 10, omdat de grensdelen van de oxidelaag 10 worden weggeëtst tot openingen door de isotropische eigenschappen. Derhalve worden de blootliggende delen van het opslag-polysilicium vergroot en de opslagcapaciteit voor ladingen wordt eveneens vergroot.

De mate van de ondersnijding hangt af van de grootte van de te verkrijgen capaciteit en deze wordt bepaald door het verschil van dikte tussen de oxidelagen 10 en 14. Indien de laag 14 dikker is dan de laag 10, kan de mate van etsen in de laag 10 toenemen. Het verwijderen van de lagen 10, 14 kan gescheiden worden uitgevoerd. De bescherming van de nitride-laag 9 voor de oxidelaag 8 voorkomt dat kortsluiten tussen de gate-laag en een polysilicium-plaatlaag 17 volgens fig. 5j optreedt.

In fig. 5j is een diëlektrische laag 16 voor een condensator gevormd over het gehele blootliggende oppervlak van de polysilicium-opslaglaag 13. De polysilicium-plaatlaag 17 is vervolgens boven de p-kuip met dikte van ongeveer 1500 & aangebracht en vervolgens is de plaatlaag 17 selectief verwijderd, zoals in fig. 5j is aangegeven.

Daarna wordt een plaat-polysilicium-oxidelaag 18 gegroeid door oxideren van de plaatlaag 17, tot een dikte van ongeveer 1000 ft.

Zoals in fig. 5k is aangegeven, is het BPSG (Borium Phosphor Silicaat Glas) 19 neergeslagen op de plaat-oxidelaag 18 door middel van de oxydatietechniek bij lage temperatuur. Vervolgens wordt een BPSG-vloeiing uitgevoerd voor het vlakmaken van het oppervlak. Met behulp van een masker wordt een bit-lijncontact gevormd en hierin een polycide-laag 20 aangebracht.

Na de hierboven genoemde stappen wordt volgens fig. 51 het BPSG 21 bekleding aangebracht en het glas 21 gevloeid. Een contact voor de metaallijn wordt vervolgens gevormd met behulp van een masker en wordt een metaallaag gedeponeerd. De metaallaag wordt selectief verwijderd met behulp van een masker.

De DRAM-cel, die met behulp van de bovengenoemde stappen is vervaardigd, heeft een groot effectief oppervlak voor de condensator, zoals in de fig. 2 en 3 is weergegeven, omdat het opslag-polysilicium voor de condensator met voldoende dikte boven de veldoxidelaag 4 is gevormd en voorts het blootgelegde oppervlak van de opslag-polysiliciumlaag is vergroot door het aanbrengen van de ondersnijding juist onder het grensgebied van de opslaglaag, zodat het effectieve oppervlak van de condensator groot is. Voorts is door het gebruik van het oxide-afstandsstuk de grootte van de capaciteit toegenomen en bepaald door de afmetingen van het afstandsstuk.

De effecten van de DRAM-cel, die volgens de onderhavige uitvinding is vervaardigd, zijn als volgt.

Aangezien de opslag-polysiliciumlaag, die de condensatorelektrode gaat vormen, niet alleen dik is gevormd in het gebied boven de veldoxidelaag, maar ook dun in het contactgebied van de bit-lijn, neemt het effectieve oppervlak van de condensator toe en wordt de topologie van het bit-lijn contactoppervlak verbeterd.

Wanneer het opslag-polysilicium wordt verwijderd, is de spleet in de resterende opslaglaag zo smal mogelijk door gebruik te maken van het oxide-afstandsstuk, zodat het resterende oppervlak van de opslaglaag groot is en het effectieve oppervlak van de condensator verder wordt vergroot.

De derde factor, die het condensatoroppervlak doet toenemen is de ondersnijding, welke zich juist in het gebied onder het grensgebied van de opslaglaag bevindt.

Aangezien het effectieve oppervlak van de condensator enorm is toegenomen door de hierboven genoemde drie factoren volgens de uitvinding, neemt het oppervlak van de DRAM af en dit resultaat maakt de fabrikage op VLSI-schaal mogelijk.

De uitvinding is niet beperkt tot het in het voorgaande beschreven uitvoeringsvoorbeeld, dat binnen het kader der uitvinding op verschillende manieren kan worden gevarieerd.

Claims (15)

1. Gestapelde condensator-DRAM, gekenmerkt door een opslaglaag uit polysilicium voor een condensator, welke dik is aangebracht in een gedeelte tussen een tussenliggende isolatielaag uit polysilicium en een diëlektrische condensatorlaag.

2. DRAM volgens conclusie l,met het kenmerk, dat het dikke gedeelte van de opslaglaag is gevormd in een gebied boven een veldoxidelaag.

3. DRAM volgens conclusie 1 of 2, met het kenmerk, dat het dikke gedeelte van de opslaglaag is gevormd als een gestapelde structuur, omvattende een eerste en tweede polysiliciumlaag.

4. DRAM volgens conclusie 2, met het kenmerk, dat de opslaglaag zodanig is uitgevoerd dat het oppervlak in het dikke gedeelte ruw is, terwijl de dikte van de opslaglaag in een gebied van een bit-lijncontact dun is, zodanig dat het effectieve oppervlak van de condensator is vergroot.

5. Gestapelde condensator-DRAM, gekenmerkt door een opslaglaag uit polysilicium voor een condensator met een dik gedeelte in een gebied boven een veldoxidelaag en een dun gedeelte in een gebied van een bit-lijncontact, waarbij een ondersnijding is gevormd in een grensgebied tussen de opslaglaag en een onder de opslaglaag liggende laag.

6. DRAM volgens conclusie 5, met het kenmerk, dat een structuur tussen een gate-laag uit polysilicium en de opslaglaag een onderste oxidelaag, een nitridelaag en een bovenste oxidelaag omvat, waarbij de ondersnijding in de bovenste oxidelaag is gevormd.

7. Werkwijze voor het vervaardigen van een gestapelde condensator-DRAM, met het kenmerk, dat a) een tussenliggende isolatielaag uit polysilicium wordt gevormd boven een kuip, die is gedoteerd met één type verontreinigingen in een halfgeleidersubstraat, omvattende een gate uit polysilicium, een veldoxidelaag en een kanaal- stopgebied met één type verontreinigingen; b) een eerste laag polysilicium wordt aangebracht; c) de eerste laag selectief wordt verwijderd; d) een begraven contact wordt gevormd; e) een tweede laag polysilicium wordt aangebracht, waarbij de resterende delen van de eerste laag en de tweede laag een opslaglaag uit polysilicium vormen; f) een oxidelaag over het gehele oppervlak van de kuip wordt gevormd; g) de oxidelaag per celeenheid selectief wordt verwijderd; h) de opslaglaag selectief wordt geëtst, waarbij de oxidelaag als masker wordt gebruikt; i) de oxidelaag wordt geëtst; j) een diëlektrische condensatorlaag op de opslaglaag wordt gevormd; k) een plaatlaag uit polysilicium wordt aangebracht; l) de plaatlaag selectief wordt geëtst; m) een plaatoxidelaag uit polysilicium wordt gevormd door het oxideren van het oppervlak van de plaatlaag; en n) een bit-lijn en een woordlijn worden gevormd.

8. Werkwijze volgens conclusie 7, m e t het kenmerk, dat de opslaglaag in het gebied boven de veldoxidelaag dik wordt aangebracht.

9. Werkwijze volgens conclusie 7 of 8, met het kenmerk, dat het selectief verwijderen van de eerste polysiliciumlaag wordt uitgevoerd met behulp van een zadelmasker, waardoor het oppervlak van de opslaglaag in het dikke gedeelte ruw wordt, terwijl de opslaglaag in een gebied van een bit-lijncontact dun wordt gemaakt.

10. Werkwijze volgens conclusie 7, 8 of 9, met het kenmerk, dat de eerste laag wordt gevormd uit polysiliciummateriaal, dat vooraf is gedoteerd met een type verontreinigingen of als alternatief één type verontreinigingen na het deponeren van het polysiliciummateriaal wordt aangebracht.

11. Werkwijze volgens één der conclusies 7-10, m e t het kenmerk, dat een oxide-afstandsstuk wordt gevormd door terug-etsen na het vormen van een oxidelaag op de opslaglaag, waarbij het etsen van de opslaglaag wordt uitgevoerd met behulp van de oxidelaag en het oxide-afstandsstuk als masker, waarna behalve de oxidelaag het oxide-afstandsstuk wordt geëtst en een diëlektrische condensator-laag wordt gevormd op de opslaglaag.

12. Werkwijze volgens conclusie 11, m e t het kenmerk, dat de afmetingen van het oxide-afstandsstuk worden bepaald door capaciteiten met een type DRAM-organen, waardoor een effectief oppervlak van een condensator wordt bepaald.

13. Werkwijze volgens één der conclusies 7-12, met het kenmerk, dat de tussenliggende isolatielaag een onderste oxidelaag, een nitridelaag en een bovenste oxidelaag omvat, waarbij de oxidelaag, het oxide-afstandsstuk en de blootliggende delen van de bovenste oxidelaag worden geëtst door isotropisch etsen.

14. Werkwijze volgens conclusie 13, m e t het kenmerk, dat de mate van de ondersnijding voor de bovenste oxidelaag wordt bepaald door de dikte van de oxidelaag op de opslaglaag, waarbij de dikte van de oxidelaag groter is dan die van de bovenste oxidelaag, en de mate van de ondersnijding groot is.

15. Werkwijze volgens één der conclusies 7-14, met het kenmerk, dat bij het verwijderen van de eerste laag uit polysilicium alleen een gedeelte in een gebied boven de veldoxidelaag wordt gehandhaafd.