NL193882C - Gestapelde condensator-DRAM-cel. - Google Patents

Description

1 193882

Gestapelde condensator-DRAM-cel

De uitvinding heeft betrekking op een gestapelde condensator-DRAM, omvattende: een halfgeleider-substraat voorzien van een poortlaag uit polysilicium, een brongebied, een putgebied en een veldoxidelaag, 5 een eerste tussengelegen diëlektrische laag, gevormd tussen de poortlaag uit polysilicium en de veldoxide-klaag, een opslaglaag uit polysilicuim, gevormd op de eerste tussengelegen diëlektrische laag en verbonden via een begraven contact met het brongebied, een diëlektrische condensatorlaag, gevormd op de genoemde opslaglaag uit polysilicium, een plaatlaag uit polysilicium, gevormd op de diëlektrische condensatorlaag, een tweede tussengelegen diëlektrische laag, gevormd op de plaatlaag uit polysilicium, een isolerende laag, 10 gevormd op de tweede tussengelegen diëlektrische laag en een bitlijn, gevormd op de tweede tussengelegen diëlektrische laag en verbonden met het putgebied via een bitlijncontact en een werkwijze voor het vervaardigen daarvan. Het betreft hier een gestapelde condensator-DRAM-cel, welke een hoge capaciteit kan bereiken zonder toename van het condensatorgebied in een halfgeleiderinrichting.

Een dergelijke gestapelde condensator-DRAM is bekend uit het Amerikaanse octrooischrift 4.742.018. Bij 15 de condensator die bijvoorbeeld wordt getoond in figuur 2 van het voornoemde Amerikaanse octrooischrift zijn ten minste twee geleidende lagen 28 en 30 aanwezig voor een opslaglaag. Het gevolg is dat deze totale staphoogte van een condensator van het vin-type betrekkelijk hoog is zodat het stapverschil tussen een gebied van een geheugencel-array bestaande uit condensatoren van het vin-type en een omgevend schakelingsgebied voor het besturen van de geheugencel-array groot is. Dit stapverschil veroorzaakt vele 20 problemen in het vervaardigingsproces van de DRAM-inrichting.

Recentelijk zijn op het gebied van de DRAM-technologie de inspanningen voor het minimaliseren van de chip-afmeting begonnen, waarbij de capaciteitswaarde voor elke cel gelijk moest blijven. In overeenstemming met deze tendens kwamen de geulcondensator-DRAM-cel en de gestapelde condensator-DRAM-cel tot ontwikkeling. Deze technieken droegen in sterke mate bij aan de DRAM-technologie met hoge dichtheid. 25 Ter toelichting van de werkwijze voor het vervaardigen van een gestapelde condensator-DRAM-cel is in figuur 1 de verticale dwarsdoorsnede van een dergelijke cel weergegeven, aan de hand van elke figuur de volgende fabrikagestappen kunnen worden toegelicht.

In de eerste plaats wordt een p-kuip 32 op een’p-type substraat 31 gevormd. Op een actief gebied boven de p-kuip wordt een veldoxidelaag 34 door groeien gevormd, waarbij een p+-laag wordt gevormd door het 30 injecteren van verontreinigingen. Na deze stappen worden een polysilicium gate 35 en een bron-put-gebied voor transistoren gevormd en wordt een contact gevormd voor het verkrijgen van een opslag-polysilicium 41, welke selectief wordt geëtst.

Daarna wordt een isolerende laag 46 voor een condensator gevormd door het oxideren van het opslag-polysilicium en wordt een plaat-polysilicium 48 gedeponeerd. De lagen van een oxide 49, een 35 polycïde 50, een B-PSG 51 en een metaal 52 worden achtereenvolgens gevormd, waarna de reeks fabrikagestappen voor een DRAM-cel is voltooid.

Het effectieve gebied van een condensator 41 van een op de bovenbeschreven wijze vervaardigde DRAM-cel wordt bepaald door het boven- en zij-oppervlak van het opslag-polysilicium. Teneinde het effectieve oppervlak van de stapelcondensator te vergroten, wordt tot op heden de dikte van het opslag-40 polysilicium 41 vergroot.

De grootte van de capaciteit, die wordt vervaardigd door het vergroten van het zij-oppervlak, is echter niet voldoende voor geheugens met hoge dichtheid, omdat het celoppervlak van een 4M DRAM 10 pm2, doch dat van een 16M DRAM beperkt wordt tot 5 pm2. De toename van de dikte van het opslag-polysilicium in het gehele oppervlak van de cel veroorzaakt een verslechtering van de celtopologie, zodat het aanbren-45 gen van patronen van het opslagmateriaal en de bit-lijn en het metaal moeilijk is. Het vervaardigen van DRAM’s groter dan 4M DRAM is moeilijk met de conventionele technologie. De reden hiervan is dat de capaciteit per eenheidscel aanmerkelijk afneemt, wanneer de 16M DRAM wordt vervaardigd met behulp van de bekende technologie.

De uitvinding beoogt een gestapelde condensator-DRAM-cel te verschaffen, alsmede een werkwijze, 50 waarmede het mogelijk is een 16 DRAM te vervaardigen door het maximaliseren van het effectieve oppervlak van de gestapelde condensator in een beperkt gebied.

De uitvinding betreft volgens een eerste aspect een gestapelde condensator-DRAM, waarbij het effectieve oppervlak van de condensator wordt gemaximaliseerd met een opslaglaag uit polysilicium voor de condensator. Er bestaan drie factoren voor het vergroten van het effectieve oppervlak volgens de onderha-55 vige uitvinding. Een factor is de opslaglaag, welke dik wordt gevormd in een gebied boven de veldoxidelaag. Dat wil zeggen dat het gebied van de opslaglaag boven de veldoxidelaag wordt twee maal bekleed met polysilicium zodat de capaciteit zoveel toeneemt.

193882 2

Wanneer een eerste laag polysilicium wordt verwijderd met uitzondering van het gedeelte boven de veldoxidelaag, verdient het de voorkeur een zadelmasker te gebruiken. Dit omdat het geëtste oppervlak van de opslaglaag zeer ruw is en deze omstandigheden doen het effectieve oppervlak voor de condensator in sterke mate toenemen.

5 Het vormen van de opslaglaag via twee stappen leidt tot een verbeterde topologie, omdat de dikte in het gebied van een bit-lijncontact gering is.

In de tweede plaats bepaalt een afstanddruk de grootte van een capaciteit. Hoewel het ets-proces van de opslaglaag de oxidelaag op de opslaglaag als etsmasker gebruikt, wordt het etspatroon van de oxidelaag beperkt door het oplossend vermogen van een lichtgevoelige bescherminglaag. Aangezien de afmeting van 10 het etspatroon derhalve wordt bepaald door het oplossend vermogen, wordt de te verwijderen hoeveelheid van de opslaglaag ook beïnvloed door het oplossend vermogen. De afstandsstukken hebben echter tot gevolg, dat de resterende opslaglaag groot is, aangezien het daarvan te verwijderen gedeelte klein is.

Een ondersnijding wordt als één van de drie factoren toegepast. Het ondersnijden wordt uitgevoerd in een gebied juist onder het grensgebied van de opslaglaag. Dienovereenkomstig wordt het effectieve 15 oppervlak nogmaals vergroot.

Een gestapelde condensator-DRAM van een in de aanhef genoemde soort wordt volgens de uitvinding gekenmerkt doordat de opslaglaag uit polysilicium zich vlak uitstrekt naar het bitlijncontact en naar de veldoxidelaag een dik gedeelte bezit in een gebied boven de veldoxidelaag, waarbij een ondersnijding is gevormd in de eerste tussengelegen diëlektrische laag.

20 Zoals in figuur 4 is weergegeven, wordt de gestapelde condensator volgens de uitvinding vergroot in een gekromd oppervlak met het zadelmasker en de oxidelaag onder de meertvoudige opslaglaag wordt omwikkeld door een diëlektrische condensatorlaag. Deze structuur wordt aangeduid met gezadelde en omwikkelde stapelcondensator.

De uitvinding betreft volgens een ander aspect een werkwijze voor het vervaardigen van de gezadelde 25 en gewikkelde stapelcondensator-DRAM volgens één der voorgaande conclusies, met het kenmerk, dat a) de tussengelegen diëlektrische laag wordt gevormd boven de kuip, die is gedoteerd met één type verontreinigingen in een halfgeleidersubstraat, omvattende een poort uit polysilicium, een veldoxidelaag en een kanaalstopgebied metéén type verontreiniging b) een eerste laag polusylicium wordt aangebracht; c) de eerste laag polysilicium selectief wordt verwijderd; d) een begraven contact wordt gevormd; e) een tweede 30 laag polysilicium wordt aangebracht, waarbij de resterende delen van de eerste laag en de tweede laag een opslaglaag uit polysilicium vormen die boven de veld-oxidelaag dik is uitgevoerd; f) een oxidelaag over het gehele oppervlak van de kuip wordt gevormd; g) de oxidelaag per celeenheid selectief wordt verwijderd; h) de opslaglaag selectief wordt geëtst, waarbij de oxidelaag als masker wordt gebruikt; i) de oxidelaag wordt geëtst; j) een diëlektrische condensatorlaag op de opslaglaag wordt gevormd; k) een plaatlaag uit polysili-35 cium wordt aangebracht; I) de plaatlaag selectief wordt geëtst, m) een plaatoxidelaag uit polysilicium wordt gevormd door het oxideren van het oppervlak van de plaatlaag; en n) een bit-lijn en een woordlijn worden gevormd.

De uitvinding wordt hierna nader toegelicht aan de hand van de tekening, waarin een uitvoeringsvoorbeeld 40 is weergegeven.

Figuur 1 is een verticale dwarsdoorsnede van een bekende DRAM-cel.

Figuur 2 is een bovenaanzicht van het patroon van een gestapelde condensator-DRAM-cel volgens de uitvinding.

Figuur 3 is een verticale dwarsdoorsnede volgens de lijn lll-lll uit figuur 2.

45 Figuur 4 is een verticale dwarsdoorsnede volgens de lijn IV—IV uit figuur 2.

Figuur 5A-5L tonen verticale dwarsdoorsnedes van opeenvolgende fabrikagestappen van een uitvoeringsvorm van de werkwijze voor het vervaardigen van de DRAM-cel volgens de uitvinding.

In figuur 2 is een polysilicium poort 60 weergegeven en is met 62 een zadelmasker aangeduid. Met de 50 verwijzingscijfers 64, 66 zijn respectievelijk een begraven contact en een opslagpolysilicium aangegeven. Voorts zijn een polysiliciumplaat 68 en een bit-lijn contact 70 aangegeven. De letters ML en BL geven respectievelijk een metaallijn en een bit-lijn aan.

Figuur 5 toont in dwarsdoorsnede opeenvolgende stappen van een werkwijze voor het vervaardigen van een gestapelde condensator-DRAM. Volgens figuur 5a worden een B-type kuip 2 en een n-type kuip 3 op 55 een p-type substraat 1 gevormd.

Hierna zal de voorkeursuitvoering van de uitvinding worden beschreven aan de hand van de p-kuip. Voor de n-kuip behoeft alleen het type verontreinigingen te worden gewijzigd.

3 193882

Verontreinigingen van het p-type worden geïnjecteerd in een gebied van de p-type kuip 2, waardoor een veldgebied in de kuip 2 wordt gevormd en vervolgens wordt een veidoxidelaag 4 door groeien verkregen. Hierdoor wordt een kanaalstopgebied van het p-type gevormd (figuur 5b).

Zoals uit figuur 5c blijkt, wordt een poort-oxidelaag 4' gegroeid op actieve gebieden vormende gebieden 5 door een conventionele methode en worden verontreinigingen geïnjecteerd, teneinde een drempelspanning van een transistor te besturen. Een polysilicium-laag 5 wordt vervolgens boven het substraat gedeponeerd en een polysilicium-poort-oxidelaag 6 wordt op de laag 5 gegroeid. De lagen 4', 5 en 6 worden selectief weggeëtst met behulp van een conventionele foto-lithografische techniek en uit de laag 5 wordt een poort-polysilicium-laag verkregen.

10 Figuur 5d toont een oxide-afstandsstuk 7, dat wordt gevormd in de zijwanden van de polysiliciumlaag 5. lon-verontreinigingen van het n-type worden vervolgens in de p-kuip geïnjecteerd, teneinde de gebieden te vormen, welke een bron S en een put D van een transistor worden.

Daarna worden volgens figuur 5e achtereenvolgens een oxidelaag 8 (de onderste oxidelaag) 9 en 10 gevormd. De lagen 8, 9 en 10 worden gevormd door een CVD (Chemical Vapor Deposition)-techniek en de 15 dikte van elke laag is ongeveer 100 nm. Een eerste polysiliciumlaag 11 wordt vervolgens aangebracht met een dikte van ongeveer 300 nm.

De lagen 8, 9 en 10 fungeren als tussengelegen diëlektrische laag tussen de poort-laag 5 en de eerste laag 11. De eerste laag 11 kan worden gevormd uit polysilicium, dat eerst met de n-type verontreinigingen is gedoteerd, of de n-type verontreinigingen kunnen na het aanbrengen van het niet-gedoteerde polysilicium 20 worden aangebracht.

Volgens figuur 5f worden de eerste polysiliciumlaag 11 selectief weggeëtst met behulp van een zadelmasker, waarbij het polysilicium boven het bovenoppervlak van de veidoxidelaag 4 wordt gehandhaafd. Tijdens dit proces heeft het zadelmasker tot gevolg, dat het geëtste oppervlak van de opslaglaag zeer ruw wordt, zodat deze omstandigheden het effectieve oppervlak voor de condensator sterk doen toeneme. Dat 25 wil zeggen de toename van het oppervlaktegebied met de gekromde oppervlakte-omstandigheden vergroot de hoeveeheid opslag-polysilicium ten opzichte van een andere deponering van een polysiliciumlaag.

Begraven contacten 12 worden vervolgens gevormd en het begraven contact maakt het mogelijk de bron te verbinden met een tweede polysiliciumlaag, dat een elektrode van een condensator zal zijn. De volgorde van vormen van de eerste polysiliciumlaag en het contact kan omgekeerd worden uitgevoerd.

30 Hierna wordt volgens figuur 5g de tweede polysiliciumlaag 11' aangebracht met een dikte van ongeveer 250 nm over het gehele oppervlak van de p-kuip en een oxidelaag 14 wordt door bekleden aangebracht met een dikte van ongeveer 150-300 nm door middel van een CVD-techniek op de tweede polysiliciumlaag.

Figuur 5h toont de volgende stap. Het verwijzingscijfer 13 geeft een polysilicium-opslaglaag aan, die bestaat uit de eerste en tweede laag 11 en 1T en hierna zullen de eerste en tweede polysiliciumlaag 11, 35 11' worden aangeduid als de polysilicium-opslaglaag en met een enkele arcering worden aangegeven.

Met behulp van een lichtgevoelig beschermingsmasker wordt de oxidelaag 14 selectief weggeëtst per celeenheid. Bij dit etsproces wordt het etspatroon van de oxidelaag 14 beperkt door het oplossend vermogen van de lichtgevoelige beschermingslaag. Derhalve moet de afmeting van het etspatroon ten minste gelijk zijn aan of groter dan het oplossend vermogen. Er wordt een oxide-afstandsdruk gebruikt, 40 teneinde de capaciteit te maximaliseren. Na het vormen van het etspatroon van het opslag-polysilicium, wordt een oxidelaag op de oxidelaag 14 aangebracht door bekleden. Het oxide-afstandsstuk 15 wordt vervolgens gevormd door de terug-etstechniek. De afmeting van het afstandsstuk wordt bepaald door de grootte van de te handhaven opslaglaag, dat wil zeggen door de capaciteit van de condensator.

In figuur 5i is de blootgelegde opslaglaag 13 verwijderd door gebruik te maken van de resterende 45 oxidelaag 14 en het oxideafstandsstuk 15 als masker. Dit ets-proces legt de delen van de oxidelaag 10 onder de verwijderde opslaglaag bloot. Vervolgens worden met behulp van de isotropische techniek de oxidelaag 10 en 14 verwijderd. De isotropische etstechniek maakt ondersneden oppervlakken in de oxidelaag 10, omdat de grensdelen van de oxidelaag 10 worden weggeëtst tot openingen door isotropische eigenschappen. Derhalve worden de blootliggende delen van het opslag-polysilicium vergroot en de 50 opslagcapaciteit voor ladingen worden eveneens vergroot.

De mate van de ondersnijding hangt af van de grootte van te verkrijgen capaciteit en deze wordt bepaald door het verschil van dikte tussen de oxidelagen 10 en 14. Indien de laag 14 dikker is dan de laag 10, kan de mate van etsen in de laag 10 toenemen. Het verwijderen van de lagen 10,14 kan gescheiden worden uitgevoerd. De bescherming van de nitride-laag 9 voor de oxidelaag 8 voorkomt dat kortsluiting tussen de 55 poort-laag en een polysilicium-plaatlaag 17 volgens figuur 5j optreedt.

In figuur 5j is een diëelektrische laag 16 voor een condensator gevormd over het gehele blootliggende oppervlak van de polysilicium-opslaglaag 13. De polysilicium-plaatlaag 17 is vervolgens boven de p-kuip met

Claims (9)

193882 4 dikte van ongeveer 150 nm aangebracht en vervolgens is de plaatlaag 17 selectief verwijderd, zoals in figuur 5j is aangegeven. Daarna wordt een plaat-polysilicium-oxidelaag 18 gegroeid door oxideren van de plaatlaag 17, tot een dikte van ongeveer 100 nm.

1. Gestapelde condensator-DRAM, omvattende: - een halfgeleidersubstraat voorzien van een poortlaag uit polysilicium, een brongebied, een putgebied en een veldoxidelaag, - een eerste tussengelegen diëlektrische laag, gevormd tussen de poortlaag uit polysilicium en de 40 veldoxideklaag, - een opslaglaag uit polysilicuim, gevormd op de eerste tussengelegen diëlektrische laag en verbonden via een begraven contact met het brongebied, - een diëlektrische condensatorlaag, gevormd op de genoemde opslaglaag uit polysilicium, - een plaatlaag uit polysilicium, gevormd op de diëlektrische condensatorlaag, 45. een tweede tussengelegen diëlektrische laag, gevormd op de plaatlaag uit polysilicium, - een isolerende laag, gevormd op de tweede tussengelegen diëlektrische laag en - een bitlijn, gevormd op de tweede tussengelegen diëlektrische laag en verbonden met het putgebied via een bitlljncontact, met het kenmerk, dat de opslaglaag uit polysilicium zich vlak uitstrekt naar het bitlijncontact en naar de veldoxidelaag een dik gedeelte bezit in een gebied boven de veldoxidelaag, 50 waarbij een ondersnijding is gevormd in de eerste tussengelegen diëlektrische laag.

2. Gestapelde condensator-DRAM volgens conclusie 1, met het kenmerk, dat de eerste tussengelegen diëlektrische laag een onderste oxidelaag, een nitridelaag en een bovenste oxidelaag omvat, waarbij de ondersnijding in de bovenste oxidelaag is gevormd.

3. Werkwijze voor het vervaardigen van een gestapelde condensator-DRAM volgens één der voorgaande 55 conclusies, met het kenmerk, dat 5 193882 a) de tussengelegen diëlektrische laag wordt gevormd boven de kuip, die is gedoteerd met één type verontreinigingen in een halfgeleidersubstraat, omvattende een poort uit polysilicium, een veldoxidelaag en een kanaalstopgebied met één type verontreiniging; b) een eerste laag polusylicium wordt aangebracht; 5 c) de eerste laag polysilicium selectief wordt verwijderd; d) een begraven contact wordt gevormd; e) een tweede laag polysilicium wordt aangebracht, waarbij de resterende delen van de eerste laag en de tweede laag een opslaglaag uit polysilicium vormen die boven de veld-oxidelaag dik is uitgevoerd; f) een oxidelaag over het gehele oppervlak van de kuip wordt gevormd; 10 g) de oxidelaag per celeenheid selectief wordt verwijderd; h) de opslaglaag selectief wordt geëtst, waarbij de oxidelaag als masker wordt gebruikt; i) de oxidelaag wordt geëtst; j) een diëlektrische condensatorlaag op de opslaglaag wordt gevormd; k) een plaatlaag uit polysilicium wordt aangebracht;

15 I) de plaatlaag selectief wordt geëtst; m) een plaatoxidelaag uit polysilicium wordt gevormd door het oxideren van het oppervlak van de plaatlaag; en n) een bit-lijn en een woordlijn worden gevormd.

4. Werkwijze volgens conclusie 3, met het kenmerk, dat het selectief verwijderen van de eerste polysilicium-20 laag wordt uitgevoerd met behulp van een zadelmasker, waardoor het oppervlak van de opslaglaag in het dikke gedeelte ruw wordt, terwijl de opslaglaag in een gebied van een bit-lijncontact dun wordt gemaakt.

5. Werkwijze volgens conclusie 3 of 4, met het kenmerk, dat de eerste laag wordt gevormd uit polysilicium-materiaal, dat vooraf is gedoteerd met een type verontreiniging of als alternatief één type verontreiniging na het deponeren van het polysiliciummateriaal wordt aangebracht.

5 Zoals in figuur 5k is aangegeven, is het BPSG (Borium Phosphor Silicaat Glas) 19 neergeslagen op de plaat-oxidelaag 18 door middel van de oxydatietechniek bij lage temperatuur. Vervolgens wordt een BPSG-vloeiing uitgevoerd voor het vlakmaken van het oppervlak. Met behulp van een masker wordt een bit-lijncontact gevormd en hierin een polycide-laag 20 aangebracht. Na de hierboven genoemde stappen wordt volgens figuur 51 het BPSG 21 bekleding aangebracht en het 10 glas 21 gevloeid. Een contact voor de metaallijn wordt vervolgens gevormd met behulp van een masker en wordt een metaallaag gedeponeerd. De metaallaag wordt selectief verwijderd met behulp van een masker. De DRAM-cel, die met behulp van de bovengenoemde stappen is vervaardigd, heeft een groot effectief oppervlak voor de condensator, zoals in de figuren 2 en 3 is weergegeven, omdat het opslag-polysilicium voor de condensator met voldoende dikte boven de veldoxidelaag 4 is gevormd en voorts het blootgelegde 15 oppervlak van de opslag-polysiliciumlaag is vergroot door het aanbrengen van de ondersnijding juist onder het grensgebied van de opslaglaag, zodat het effectieve oppervlak van de condensator groot is. Voorts is door het gebruik van het oxide-afstandsstuk de grootte van de capaciteit toegenomen en bepaald door de afmetingen van het afstandsstuk. De effecten van de DRAM-cel, die volgens de onderhavige uitvinding is vervaardigd, zijn als volgt.

20 Aangezien de opslag-polysiliciumlaag, die de condensatorelektrode gaat vormen, niet alleen dik is gevormd in het gebied boven de veldoxidelaag, maar ook dun in het contactgebied van de bit-lijn, neemt het effectieve oppervlak van de condensator toe en wordt de topologie van het bit-lijn contactoppervlak verbeterd. Wanneer het opslag-polysilicium wordt verwijderd, is de spleet in de resterende opslaglaag zo smal 25 mogelijk door gebruik te maken van het oxide-afstandsstuk, zodat het resterende oppervlak van de opslaglaag groot is en het effectieve oppervlak van de condensator verder wordt vergroot. De derde factor, die het condensatoroppervlak doet toenemen is de ondersnijding, welke zich juist in het gebied onder het grensgebied van de opslaglaag bevindt. Aangezien het effectieve oppervlak van de condensator enorm is toegenomen door de hierboven 30 genoemde drie factoren volgens de uitvinding, neemt het oppervlak van de DRAM af en dit resultaat maakt de fabrikage op VLSI-schaal mogelijk. 35

6. Werkwijze volgens één der conclusies 3-5, met het kenmerk, dat een oxide-afstandsstuk wordt gevormd door terugetsen na het vormen van een oxidelaag op de opslaglaag, waarbij het etsen van de opslaglaag wordt uitgevoerd met behulp van de oxidelaag en het oxideafstandsstuk als masker, waarna behalve de oxidelaag het oxide-afstandsstuk wordt geëtst en 'een diëlektrische condensatorlaag wordt gevormd op de opslaglaag.

7. Werkwijze volgens één der conclusies 3-6, met het kenmerk, dat de tussengelegen diëlektrische laag een onderste oxidelaag, een nitridelaag en een bovenste oxidelaag omvat, waarbij de oxidelaag, het oxideafstandsstuk en de blootliggende delen van de bovenste oxidelaag worden geëtst door isotropisch etsen.

8. Werkwijze volgens conclusie 7, met het kenmerk, dat de mate van de ondersnijding voor de bovenste 35 oxidelaag wordt bepaald door de dikte van de oxidelaag op de opslaglaag, waarbij de dikte van de oxidelaag groter is dan die van de bovenste oxidelaag, en de mate van de ondersnijding groot is.

9. Werkwijze volgens één der conclusies 3-8, met het kenmerk, dat bij het verwijderen van de eerste laag polysilicium alleen een gedeelte in een gebied boven de veldoxidelaag wordt gehandhaafd. Hierbij 9 bladen tekening