JPS58213461A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58213461A JPS58213461A JP57097211A JP9721182A JPS58213461A JP S58213461 A JPS58213461 A JP S58213461A JP 57097211 A JP57097211 A JP 57097211A JP 9721182 A JP9721182 A JP 9721182A JP S58213461 A JPS58213461 A JP S58213461A
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- electrode
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- insulating film
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- 238000009792 diffusion process Methods 0.000 claims abstract description 11
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置にかかり、とくに記憶機能を有す
る半導体装置の記憶容量部の構成に関するものである。
る半導体装置の記憶容量部の構成に関するものである。
絶縁ゲート型電界効果トランジスタを用いた記憶装置と
して今日最も広く用いられているものは一個のトランジ
スタ及びそれに隣接して設けられた容量計とによって構
成された謂ゆる″１トランジスタ型”記憶装置である。
して今日最も広く用いられているものは一個のトランジ
スタ及びそれに隣接して設けられた容量計とによって構
成された謂ゆる″１トランジスタ型”記憶装置である。
本記憶装置に於てはトランジスタのゲートはワード線に
連続され、ソース、ドレイン拡散層の一方はディジット
線に連結され、容量ゲート下に蓄積された電荷の有無が
反転情報に対応する。
連続され、ソース、ドレイン拡散層の一方はディジット
線に連結され、容量ゲート下に蓄積された電荷の有無が
反転情報に対応する。
１トランジスタ型の記憶装置としてＭＩＳ型電界効果ト
２ンジスタを用いた例を第１図に示す。
２ンジスタを用いた例を第１図に示す。
第１図に於て、電荷はシリコン基板ｌ絶縁膜３及び容量
電極５とによって構成された容量に蓄積され、ディジッ
ト線８に連続され念拡散層６との間の電荷の移動はワー
ド線に連結されたゲート電極４によって制御される。電
荷蓄積部の容量ＣｓはＣｓ＝ε８／ｌで与えられる。こ
こでεは絶縁膜３の誘電率、Ｓは電極面積、ｔは絶縁膜
３の膜厚である。又、２はフィールド絶縁膜である。
電極５とによって構成された容量に蓄積され、ディジッ
ト線８に連続され念拡散層６との間の電荷の移動はワー
ド線に連結されたゲート電極４によって制御される。電
荷蓄積部の容量ＣｓはＣｓ＝ε８／ｌで与えられる。こ
こでεは絶縁膜３の誘電率、Ｓは電極面積、ｔは絶縁膜
３の膜厚である。又、２はフィールド絶縁膜である。
近年、半導体装置の集積化の進展に伴い、素子の微細化
が要請されている。１トランジスタ型記憶装置の微細化
に於ては、情報判定の容易−さ、放射線への耐性を維持
するためにＣｓの値の減少は極力避けねばならない。こ
のため、従来技術に於ては、絶縁膜の膜厚を薄くするこ
とによってＣｓの低下を抑えていたが、この方法も薄膜
化に伴うピンホール密度の増加、或いは耐圧の低下等の
ために必ずしも充分な方法とは言えなかった。
が要請されている。１トランジスタ型記憶装置の微細化
に於ては、情報判定の容易−さ、放射線への耐性を維持
するためにＣｓの値の減少は極力避けねばならない。こ
のため、従来技術に於ては、絶縁膜の膜厚を薄くするこ
とによってＣｓの低下を抑えていたが、この方法も薄膜
化に伴うピンホール密度の増加、或いは耐圧の低下等の
ために必ずしも充分な方法とは言えなかった。
本発明は半導体基板上に容量を多層に堆積することによ
って実効的にＳを増加させ、素子面積の増加を伴わずに
Ｃｓを増加させる方法を提供するものである。本発明で
は絶縁膜と電極とを交互に積層してゆくことによって容
量の増加をはかるもので積層数に応じて任意の値に０８
を設定できるという利点を有する。
って実効的にＳを増加させ、素子面積の増加を伴わずに
Ｃｓを増加させる方法を提供するものである。本発明で
は絶縁膜と電極とを交互に積層してゆくことによって容
量の増加をはかるもので積層数に応じて任意の値に０８
を設定できるという利点を有する。
すなわち本発明の特徴は、上記記憶装置において、絶縁
ゲート型電界効果トランジスタのゲート電極を絶縁性物
質で禎覆し、更にこの絶縁ゲート型電界効果トランジス
タのゲート電極の少くとも、一部を含む半導体基板上に
、導電性物質よシ成る第１の膜及びこの導電性物質と同
じか或いは異なる導電性物質より成る第２の膜を交互に
積層し第１の膜同志、または第２の膜同志は電気的に連
結され、更に第１の膜及び第２の膜の接触面には誘電体
薄膜を挿入し第１の膜及び第２の膜は互いに電気的に絶
縁された構造となし、更に、第１の膜は前記絶縁ゲート
型電界効果トランジスタのンースもしくはドレイン拡散
層の片方に電気的に連結することによって記憶装置の容
量となす半導体装置にある。
ゲート型電界効果トランジスタのゲート電極を絶縁性物
質で禎覆し、更にこの絶縁ゲート型電界効果トランジス
タのゲート電極の少くとも、一部を含む半導体基板上に
、導電性物質よシ成る第１の膜及びこの導電性物質と同
じか或いは異なる導電性物質より成る第２の膜を交互に
積層し第１の膜同志、または第２の膜同志は電気的に連
結され、更に第１の膜及び第２の膜の接触面には誘電体
薄膜を挿入し第１の膜及び第２の膜は互いに電気的に絶
縁された構造となし、更に、第１の膜は前記絶縁ゲート
型電界効果トランジスタのンースもしくはドレイン拡散
層の片方に電気的に連結することによって記憶装置の容
量となす半導体装置にある。
次に、図面を用いて本発明の実施例について説明する。
本実施例ではＭＩＳ型絶縁ゲート型トランジスタを用い
た半導体装置に関して説明する。
た半導体装置に関して説明する。
第２図に於てシリコン基板２上には厚い絶縁膜２及び薄
いゲート絶縁膜３が形成されている。次に、グー１４極
４ｆＣフォトエッチング工程によって形成し該ゲート電
極４の周囲は適尚な方法によって絶縁膜８で被覆する。
いゲート絶縁膜３が形成されている。次に、グー１４極
４ｆＣフォトエッチング工程によって形成し該ゲート電
極４の周囲は適尚な方法によって絶縁膜８で被覆する。
次に基板と反対導電型不純物を例えばイオン注入によシ
導入し、拡散層６及び７が形成される。
導入し、拡散層６及び７が形成される。
次に、第３図に示す桶に拡散層７上の絶縁膜金除去した
彼、電極利料例えば多結晶シリコン及び誘電体薄膜１０
例えば窒化７リコン膜を全面に被着しフォトエツチング
工程を経て電極９が形成される。尚電極９は金属性物質
であるか或いは適当な方法によって拡散層７と同導電型
不純物がドープされ拡散層７と電気的に連結されている
。次に、同様な方法によって電、極１１が電極９の少く
とも一部を除いた電極９の上面に形成される。次に、電
極９の露出している部分の誘電体薄膜ｌＯに開口を形成
し、同様な方法により電２極１２を形成し電極９と電気
的に連結する０更に同様な方法によって電極１３が形成
され電極１１と電気的に連続される。
彼、電極利料例えば多結晶シリコン及び誘電体薄膜１０
例えば窒化７リコン膜を全面に被着しフォトエツチング
工程を経て電極９が形成される。尚電極９は金属性物質
であるか或いは適当な方法によって拡散層７と同導電型
不純物がドープされ拡散層７と電気的に連結されている
。次に、同様な方法によって電、極１１が電極９の少く
とも一部を除いた電極９の上面に形成される。次に、電
極９の露出している部分の誘電体薄膜ｌＯに開口を形成
し、同様な方法により電２極１２を形成し電極９と電気
的に連結する０更に同様な方法によって電極１３が形成
され電極１１と電気的に連続される。
以上の手続きによ９％電極９，１２及び電極１１゜１３
の間に容量が形成される。次に、第４図に示す様に拡散
層６にディジット線Ｉ４を連結して本記憶装置を完成す
る。
の間に容量が形成される。次に、第４図に示す様に拡散
層６にディジット線Ｉ４を連結して本記憶装置を完成す
る。
本実施例ではゲート電極４１に容量電極を４層にわたっ
て積み重ねたが、所望のＣｓの値に応じ更に積層数を増
加することも可能である。また、電極間の誘電体薄膜１
０は本実施例では単一物質であったが、二種類以上の物
質例えば５ｉ０２とＳｉ３Ｎ４を使用できることは言う
までもない。
て積み重ねたが、所望のＣｓの値に応じ更に積層数を増
加することも可能である。また、電極間の誘電体薄膜１
０は本実施例では単一物質であったが、二種類以上の物
質例えば５ｉ０２とＳｉ３Ｎ４を使用できることは言う
までもない。
第１図は従来技術の半導体装Ｒを示す断面図である。第
２図乃至第４図は本発明゛の一実施例を説明するための
断面図である。 尚、図において、１・・・・・・シリコン基板、２・・
・・・・フィールド絶縁膜、３・・・・・・ゲート絶縁
膜、４・・団・ゲート電極、５，９．１１１１２１１３
・・・・・・容量電極、６．７・・・・・・拡散層、８
・・・・・・絶縁膜、１０・・・・・・誘電体膜、１４
・・・・・・ディジット線である。
２図乃至第４図は本発明゛の一実施例を説明するための
断面図である。 尚、図において、１・・・・・・シリコン基板、２・・
・・・・フィールド絶縁膜、３・・・・・・ゲート絶縁
膜、４・・団・ゲート電極、５，９．１１１１２１１３
・・・・・・容量電極、６．７・・・・・・拡散層、８
・・・・・・絶縁膜、１０・・・・・・誘電体膜、１４
・・・・・・ディジット線である。
Claims (1)
- 半導体基板上の１個の絶縁ゲート型電界効果トランジス
タ及びそれに隣接して設けられた容量を情報単位とする
記憶装置に於て、前記絶縁ゲート型電界効果ト２ンジス
タのゲート電極を絶縁性物質で被覆し、更に前記絶縁ゲ
ート型電界効果トランジスタのゲート電極の少くとも一
部を含む半導体基板上に、導電性物質よ構成る第１の膜
及び該導電性物質と同じか或い５は異なる導電性物質よ
り成る第２の膜を交互に積層し、前記第１の膜同志また
は第２の膜同志は電気的に連結され、更に前記第１の膜
及び第２の膜の接触面には誘電体薄膜を挿入し前記第１
の膜及び第２の膜は互いに電気的に絶縁された構造とな
し、更に前記第１の膜は前記絶縁ゲート型電界効果トラ
ンジスタのソースもしくはドレイン拡散層の片方に電気
的に連続することによって記憶装置の容量となすことを
特徴とした半導体装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097211A JPS58213461A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097211A JPS58213461A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213461A true JPS58213461A (ja) | 1983-12-12 |
| JPH0138375B2 JPH0138375B2 (ja) | 1989-08-14 |
Family
ID=14186284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097211A Granted JPS58213461A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213461A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63133565A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| US5378908A (en) * | 1988-06-07 | 1995-01-03 | Samsung Electronics Co., Ltd. | Stack capacitor DRAM cell having increased capacitor area |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
-
1982
- 1982-06-07 JP JP57097211A patent/JPS58213461A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358958A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63133565A (ja) * | 1986-11-25 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| US5378908A (en) * | 1988-06-07 | 1995-01-03 | Samsung Electronics Co., Ltd. | Stack capacitor DRAM cell having increased capacitor area |
| USRE36261E (en) * | 1988-06-07 | 1999-08-03 | Samsung Electronics Co., Ltd. | Stack capacitor DRAM cell having increased capacitor area |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0138375B2 (ja) | 1989-08-14 |
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