JPS60258952A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の伍艷 本発明は、少くとも２つの第１及び第２の半導体メモリ
セルが、それらに共通の半導体基板を用いて構成され、
それら第１及び第２の半導体メモリセルが、トランジス
タと、そのトランジスタを通じて電荷を蓄積・放出する
キャパシタとを有する構成の半導体メモリ装置の改良に
関する。

本ｌ」丸丸」 このような半導体メモリ装置として、従来、第１図及び
第２図を伴なって次に述べる構成を有するものが提案さ
れている。

すなわち、例えば、Ｎ型の半導体基板１を有し、その半
導体基板１を用いて、少くとも２つの半導体メモリセル
２Ａ及び２Ｂが構成されている。

半導体メモリセル２Ａ及び２Ｂのそれぞれは、ＭＴＳ型
電界効果トランジスタ３と、そのＭＩＳ型電界効果トラ
ンジスタ３を通じて電荷を蓄積・放出するキャパシタ４
とを有する。

半導体メモリセル２Ａ及び２日のＭＩＳ型電界効果Ｉ〜
ランジスタ３は、半導体基板１にその主面５側から並置
して形成され、それら半導体メモリセル２Ａ及び２Ｂの
それぞれのＭｒＳ型電稈効宋トランジスタ３は、次に述
べる構成を有する。

すなわち、半導体基板１内に、その主面５側から、ソー
ス領域及びドレイン領域の一方及び他方としてのＰ型の
半導体領域６及び７が、それら間にチャンネル領域８を
形成するように形成されている。また、半導体基板１の
主面５上に、比較的薄い絶縁層９が、チャンネル領域８
３− 上にゲート絶縁層１０として延長するように形成されて
いる。この絶縁層９は、実際上、ＭＴＳ型電界効梁トラ
ンジスタ３を構成している半導体領域６及び７上に延長
している。

さらに、絶縁層９上に、導電性層１１が、ゲート絶縁層
１０を介してチャンネル領域８上にゲート電極１２とし
て延長するように形成されている。

なお、半導体メモリセル２Ａ及び２ＢのＭＩＳ型電界効
果トランジスタ３を構成している半導体領域７は、それ
ぞれ半導体メモリセル２Ｂ及び２Ａ側に形成されている
とする。

また、半導体メモリセル２Ａ及び２Ｂのキャパシタ４は
、半導体基板１０半導体メモリセル２Ａ及び２ＢのＭＩ
Ｓ型電界効果１−ランジスタ３を形成している領域間に
並置して形成され、それら半導体メモリセル２Ａ及び２
Ｂのそれぞれのキャパシタ４は、次に述べる構成を有す
る。

すなわち、半導体基板１に、その主面５側から、キャパ
シタ形成用溝１３が形成され、その４− キャパシタ形成用溝１３の内面上に、比較的薄い絶縁層
１４が形成され、また、キャパシタ形成用溝１３内に、
これを絶縁層１４を介して埋めるように導電性層１５が
形成されている。この場合、半導体メモリセル２Ａのキ
ャパシタ４を構成している絶縁層１４が、半導体基板１
の主面５上に、半導体メモリセル２ＡのＭＩＳ型電界効
果トランジスタ３を構成している半導体領域７の少くと
もキャパシタ形成用溝１３側の側縁上まで延長し、これ
に応じて、半導体メモリセル２Ａのキャパシタ４を構成
している導電性層１５が、絶縁層１４を介して、半導体
メモリセル２ＡのＭＩＳ型電界効果トランジスタ３を構
成している半導体領域７のキャパシタ形成用溝１３側の
側縁上まで延長している。また、同様に、半導体メモリ
セル２Ｂのキャパシタ４を構成している絶縁層１４が、
半導体基板１の主面５上に、半導体メモリセル２ＢのＭ
ＩＳ型電界効果トランジスタ３を構成している半導体領
域７の少くともキャパシタ形成用溝１３側の側縁上まで
延長し、これに応じて、半導体メモリセル２．　Ｂの基
板４を構成している導電性層１５が、絶縁層１４を介し
て半導体メモリセル２ＢのＭＩＳ型電界効果トランジス
タ３を構成している半導体領域７のキャパシタ形成用溝
１３側の側縁上まで延長している。

一方、半導体基板１の主面５側に、比較的厚い厚さを有
する半導体メモリセル分離用絶縁層１６が、半導体メモ
リセル２Ａ及び２Ｂのキャパシタ４を構成しているキャ
パシタ形成用溝１３間の領域上を延長するように形成さ
れている。

しかして、上述した半導体メモリセル２Ａのキャパシタ
４を構成している絶縁層１４が、半導体基板１の主面５
上と、上述した半導体メモリセル分離用絶縁層１６に連
接するまで延長して形成されている。また、同様に、上
述した半導体メモリセル２Ｂのキャパシタ４を構成して
いる絶縁層１４が、半導体基板１の主面上に、上述した
半導体メモリセル分離用絶縁層１６に連続するまで延長
して形成されている。実際上、上述した半導体メモリセ
ル２ＡのＭＩＳ型電界効梁トランジスタ３を構成してい
る絶縁層３と、半導体メモリセル２Ａのキャパシタ４を
構成している絶縁層１４と、半導体メモリヒル２ＢのＭ
ＩＳ型電界効果トランジスタ３を構成している絶縁層３
と、半導体メモリセル２Ｂのキャパシタ４を構成してい
る絶縁層１４とは、同時に、同じ例えばシリコン酸化物
の材ｒ１で形成されている。

また、半導体基板１上に、層間絶縁層１７が、上述した
半導体メモリセル２Ａ及び２ＢのＭＩＳ型電界効果トラ
ンジスタ３を構成している導電性層１１．キャパシタ４
を構成している導電性層１５などを埋設するように形成
されている。

一方、層間絶縁層１７と、半導体メモリセル２ＡのＭＩ
Ｓ型電界効果トランジスタ３を構成している半導体領域
６上に延長している絶縁層９とに、それらを通した窓１
８Ａが形成され、また、層間絶縁層１７と、半導体メモ
リセル２ＢのＭＩＳ型電界効果トランジスタ３を構成し
て７− いる半導体領域６上に延長している絶縁層９とに、それ
らを通した窓１８Ｂが形成され、しかして、層間絶縁層
１７上に、窓１８Ａ及び１８Ｂを通じて半導体メモリセ
ル２Ａ及び２ＢのＭＩＳ型電界効果トランジスタ３を構
成している半導体領域６にオーミックに連結している導
電性層２０が形成されている。

以上が、従来提案されている半導体メモリ装置の構成で
ある。

このような構成を有する半導体メモリ装置によれば、導
電性層１５を電源端子に接続した状態で、導電性層２０
を導電性層１５に接続している電源端子と対となる電源
端子に接続し、また、半導体メモリセル２Ａ及び２Ｂの
導電性層１１に制御電圧を与えれば、ＭＩＳ型電界効果
トランジスタ３がオン状態になり、絶縁層１４下に形成
されている反転層を通じて電流が流れ、キャパシタ４に
電荷が蓄積される。また、導電性層１１に制御電圧を与
えてＭＩＳ型電界効果トランジスタ３をオンにしたとき
導電性層２０８− の電位を検出するように寸れば、導電性層２０が、キャ
パシタ４に電荷が蓄積されているか否かに応じた電位を
とる。従って、情報を記惜し、またその情報を読出すこ
とができる。

また、第１図及び第２図に示す従来の半導体メモリ装置
の場合、半導体メモリセル２Ａ及び２Ｂを構成している
キャパシタ４が、キャパシタ形成用溝１３の内面上に形
成されているので、同じ容量が、少ない半導体基板１に
占める面積で得られるので、その分、半導体メモリ装置
を、小型密実に構成することができる、という特徴を有
する。

しかしながら、第１図及び第２図に示す従来の半導体メ
モリ装置の場合、２つの半導体メモリセル２Ａ及び２Ｂ
のキャパシタ４を構成するのに２つのキャパシタ形成用
溝１３を用いている構成を有する点で、半導体メモリ装
置全体を小型密実に構成するのに一定の限度を有してい
た。

また、第１図及び第２図に示す従来の半導体メモリ装置
の場合、２つの半導体メモリレル２Ａ及び２Ｂを構成す
るのに用いている２つのキャパシタ形成用溝１３どの間
に、ある以上の間隙を有せしめ、そしてそれら間に半導
体メモリセル分離用絶縁層１６を設ける必要があり、こ
のため、半導体メモリ装置全体を小型密実に構成するの
に一定の限度を有していた。

本発明の開示 よって、本発明は上述した欠点のない、新規な半導体メ
モリ装置を提案せんとするものである。

本発明による半導体メモリ装置によれば、第１図及び第
２図で上述した従来の半導体メモリ装置と同様に、少く
とも２つの第１及び第２の半導体メモリセルが、それら
に共通の半導体基板を用いて構成され、そしてそれら第
１及び第２の半導体メモリセルのそれぞれが、］−ラン
ジスタと、そのトランジスタを通じて電荷を蓄積・放出
するキャパシタとを有する構成を有する。

しかしながら、本発明による半導体メモリ装置は、この
ような構成を有する半導体メモリ装置において、その基
板に、その主面側から、第１及び第２の半導体メモリセ
ルに対して共通のキャパシタが形成され、そしてそのキ
せパシタ形成用溝の内面上に、少くとも、第１の半導体
メモリセルのキャパシタ用の第１の絶縁層ど、第１及び
第２の半導体メモリセルのキャパシタ用の第１の導電性
層と、第２の半導体メモリセルのキャパシタ用の第２の
絶縁層と、第２のキャパシタ用の第２の導電性層とが、
それらの順に順次積層されている構成を有する。

このため、本発明による半導体メモリ装置によれば、第
１及び第２の半導体メモリセルのキャパシタを構成する
のに、１つのキャパシタ形成用溝を用いれば足り、この
ため、半導体メモリ装置全体を、第１図及び第２図で上
述した従来の半導体メモリ装置の場合に比し小型密実に
構成することができるという特徴を有する。

また、本発明による半導体メモリ装置によれば、上述し
た本願第１番目の発明による半導体−１１− メモリ装置の構成において、そのキャパシタ形成用溝の
内面に、半導体メモリセル分離用絶縁層が形成され、ま
た、その半導体メモリセル分離用絶縁層と第１の半導体
メモリセルのキャパシタ用の第１の絶縁層との間に、第
１の半導体メモリセルのキャパシタ用の第３の導電性層
が形成されている、という構成を有する。

このため、本発明による半導体メモリセルによれば、第
１及び第２の半導体メモリセルが、半導体メモリセル分
離用絶縁層によって、半導体基板を通じて互に干渉しな
いように互に分離され、それでいて、半導体メモリセル
分離用絶縁層が、半導体基板に大なる面積を占めないの
で、半導体メモリ装置を、第１図及び第２図で上述した
従来の半導体メモリ装置の場合に比し、より小型密実化
することができる、という特徴を有する。

本発明の実施例 次に、第３図及び第４図を伴なって本発明による半導体
メモリ装置の実施例を述べよう。

１２− 第３図及び第４図において、第１図及び第２図との対応
部分には同一符号を付して詳細説明を省略する。

第３図及び第４図に示す本発明による半導体メモリ装置
は、第３図及び第４図で上述した構成において、次の事
項を除いて、第３図及び第４図の場合と同様の構成を有
する。

すなわち、半導体基板１に２つのキャパシタ形成用溝１
３に代え、半導体メモリセル２Ａ及び２Ｂに対して共通
のキャパシタ形成用溝２３が形成され、また、半導体メ
モリセル分離用絶縁層１６が省略されている。しかして
、キャパシタ形成用溝２３の内面上に、比較的厚い絶縁
層２４と、導電性層２５と、絶縁層２６と、導電性層２
７と、絶縁層２８と、導電性層２９とがそれらの順に形
成され、導電性層２５及び２９がそれぞれそ半導体メモ
リセル２Ａ及び２Ｂの半導体領域７にオーミックに連結
されている構成を有する。

以上が、本発明による半導体メモリ装置の実施例の構成
であるが、このような構成によれば、それが上述した事
項を除いて第３図及び第４図の場合と同様の構成を有し
、そして導電性層２７が第１図及び第２図の場合の導電
性層１５に対応しているので、詳細説明は省略するが、
第３図及び第４図の場合と同様の半導体メモリ装置とし
ての機能が得られる。

しかしながら、第３図及び第４図に示す本発明による半
導体メモリ装置の場合、２つの半導体メモリセル２Ａ及
び２Ｂに対して２つのキャパシタ４を構成する１つのキ
ャパシタ形成用溝２３を有しているので、第１図及び第
２図の場合に比し、半導体メモリ装置を小型密実化する
ことができる。

また、キャパシタ形成用溝２３の内面に比較的厚い絶縁
層２４を有しているので、絶縁層２４下に反転層を形成
せず、絶縁層２４が半導体ｉ　な“）Ｉ２）ＩＩ′２Ａ
及び８を分ｍｔｈｍｈｗ−ｃ作用するので、半導体メモ
リ装置を第１図及び第２図の場合に比しより小型密実化
することができ１５− 図である。

る。

なお、上述においては、本発明の一例を示したに留まり
、ある場合は、キャパシタ形成用溝２３内に形成した絶
縁層２４及び導電性層２５を省略し、そして絶縁層２６
下に反転層を形成するようにし、しかしながら、この場
合、反転層が半導体メモリセル２Ａ及び２Ｂ側とに分断
されるように、キャパシタ形成用溝２３にＰ型領域を形
成したり、厚い半導体メモリセル分離用絶縁層を形成す
るようにすることもできる。

勿論、Ｐ型をＮ型、Ｎ型をＰ型に代えた構成とすること
もできる。

その伯、本発明の精神を脱することなしに、種々の変型
変更をなし得るであろう。

【図面の簡単な説明】

第１図は、従来の半導体メモリ装置の路線的平面図であ
る。第２図は、その■−■線上の断面図である。 第３図は、本発明による半導体メモリ装置の路線的平面
図、第４図はその■−ｒＶ線上の断面１６− 出願人　日本電信電話公社

Claims (1)

1. 【特許請求の範囲】 １、少くとも２つの第１及び第２の半導体メモリセルが
   、それらに共通の半導体基板を用いて構成され、 上記第１及び第２の半導体メモリはルのそれぞれが、ト
   ランジスタと、該］・ランジスタを通じて電荷を蓄積・
   放出するキャパシタとを有する構成の半導体メモリ装置
   において、上記半導体基板に、その主面側から、上記第
   １及び第２の半導体メモリセルに対して共通のキャパシ
   タ形成用溝が形成され、 上記キャパシタ形成用溝の内面上に、少くとも、上記第
   １の半導体メモリセルのキャパシタ用の第１の絶縁層と
   、上記第１及び第２の半導体メモリセルのキャパシタ用
   の第１の導電性層と、上記第２の半導体メモリセルのキ
   ャパシタ用の第２の絶縁層と、上記第２の半導体メモリ
   セルのキャパシタ用の第２の導−１−−− 電性層とが、それらの順に順次積層されていることを特
   徴とする半導体メモリ装置。 ２、少くとも２つの第１及び第２の半導体メモリセルが
   、それらに共通の半導体基板を用いて構成され、 上記第１及び第２の半導体メモリレルのそれぞれが、ト
   ランジスタと、該トランジスタを通じて電荷を蓄積・放
   出するキャパシタとを有する構成の半導体メモリ装置に
   おいて、上記半導体基板に、その主面側から、上記第１
   及び第２の半導体メモリセルに対して共通のキャパシタ
   形成用溝が形成され、 上記キャパシタ形成用溝の内面上に、少くとも、上記第
   １の半導体メモリセルのキャパシタ用の第１の絶縁層ど
   、上記第１及び第２の半導体メモリセルのキャパシタ用
   の第１の導電性層と、上記第２の半導体メモリセルのキ
   ャパシタ用の第２の絶縁層と、上記第２の半導体メモリ
   セルのキャパシタ用の第２の導電性層とが、それらの順
   に順次積層され、２− 上記キャパシタ形成用溝の内面に、半導体メモリセル分
   離用絶縁層が形成され、 上記半導体メモリセル分離用絶縁層と上記第１の絶縁層
   との間に、上記第１の半導体メモリセルのキャパシタ用
   の第３の導電性層が形成されていることを特徴とする半
   導体メモリ装置。