JP3303479B2

JP3303479B2 - 薄膜トランジスタ

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Publication number: JP3303479B2
Application number: JP29877293A
Authority: JP
Inventors: 勝夫及川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 2002-07-22
Anticipated expiration: 2017-07-22
Also published as: JPH07153955A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタに係
り、特に、絶縁体上にＩＣを構成するための薄膜トラン
ジスタに関する。

【０００２】薄膜トランジスタは、例えばガラス板など
の絶縁体上に形成できるものであり、近年は液晶表示装
置の画素に付帯させるものとして賞用されているが、Ｉ
Ｃの回路を構成すればその回路は積層が容易である特徴
を有するので、３次元ＩＣ用のトランジスタとして期待
されている。一方、ＩＣの電源電圧は、５Ｖから３Ｖレ
ベルに移行するといった具合に変化してきている。

【０００３】このような事情から、本発明は、短チャネ
ル化が容易であり、しきい値電圧（Ｖth）の制御可能範
囲が大きく、高集積化に適しており、メモリの構成にも
好都合である薄膜トランジスタを提供しようとするもの
である。

【０００４】

【従来の技術】図１０は薄膜トランジスタの従来例の側
面図である。図１０において、１は下地の絶縁体、２は
一方のソース・ドレイン領域となる第１半導体膜、３は
他方のソースドレイン領域となる第２半導体膜、４はチ
ャネル領域となる第３半導体膜、５はゲート絶縁膜、６
はゲート電極、７は絶縁体膜、８，９，１０はそれぞれ
第１半導体膜２，第２半導体膜３，ゲート電極６に接続
する配線、である。

【０００５】第１半導体膜２と第２半導体膜３と第３半
導体膜４は、一体の多結晶またはアモルファスの半導体
膜であり、第１半導体膜２と第２半導体膜３は、上記一
体の半導体膜上にゲート絶縁膜５とゲート電極６を形成
した後にｐ型またはｎ型の不純物をイオン注入して、熱
処理により活性化してある。

【０００６】

【発明が解決しようとする課題】ところで、上記従来例
の薄膜トランジスタは、ＩＣの構成用として見た際に、
上記活性化熱処理の際に半導体膜２，３内の不純物が
第３半導体膜４に大きく拡散するので、チャネル長が不
安定となり短チャネル化が難しい、ゲート電極５の材
質を変えることによりＶthを制御することができるが、
その制御可能範囲が小さい、半導体膜２，３，４が平
面的に並ぶので占有面積が大きくなり高集積化に不利で
ある、メモリの構成に必ずしも好都合とはいい難い、
といった問題がある。

【０００７】そこで本発明は、絶縁体上にＩＣを構成す
るための薄膜トランジスタに関し、短チャネル化が容易
であり、Ｖthの制御可能範囲が大きく、高集積化に適し
ており、メモリの構成にも好都合である薄膜トランジス
タの提供を目的とする。

【０００８】

【課題を解決するための手段】図１は本発明による薄膜
トランジスタの要部説明図であり、（ａ）〜（ｄ）は要
部の各種形態を個別に示す。

【０００９】図１を参照して、上記目的を達成するため
に、本発明による薄膜トランジスタは、絶縁体１１上に
設けられて一方のソース・ドレイン領域となる第１半導
体膜１２と、第１半導体膜１２上に積層された介在膜２
１と、介在膜２１上に積層されて一端が介在膜２１の一
端と共に１面を形成し、且つ介在膜２１により第１半導
体膜１２から絶縁離隔されて他方のソース・ドレイン領
域となる第２半導体膜１３と、介在膜２１の上記一端上
を覆い第１半導体膜１２および第２半導体膜１３に接し
てチャネル領域となる第３半導体膜１４と、第３半導体
膜１４を覆うゲート絶縁膜１５と、介在膜２１の上記一
端と対向する部位を含んでゲート絶縁膜１５上に設けら
れたゲート電極１６とを有して、介在膜２１は、
（ａ），（ｂ）のように、上下の絶縁体層２１ｃ，２１
ａとそれに挟まれた導電性の中間層２１ｂを有する多層
構造であることを特徴としている。そして、介在膜２１
の中間層２１ｂは、（ａ）のように、一端が第３半導体
膜１４に近接して電気的に浮遊しているか、または、
（ｂ）のように、一端が第３半導体膜１４に接して他端
が電気的に絶縁されていることが望ましい。

【００１０】また、上記薄膜トランジスタにおいて、介
在膜２１は、上述した多層構造に代えて、（ｃ）のよう
に、絶縁体層２１ｄと高誘電体層２１ｅを有する多層構
造であるか、または、（ｄ）のように、高誘電体（高誘
電体層２１ｅ）による単層構造であることを特徴として
いる。

【００１１】また、上述した薄膜トランジスタの重複を
含む任意の二つが、第１半導体膜１２およびゲート電極
１６をそれぞれ共用して、ゲート電極１６を中心に対向
配置されていることを特徴としている。

【００１２】また、上述した各薄膜トランジスタにおい
て、第１半導体膜１２に接続する配線が当該薄膜トラン
ジスタの下側に導出されて、第１半導体膜１２のゲート
電極１６と反対側の端が、第２半導体膜１３の同じく端
の近傍であるかまたは該端より内側であることを特徴と
している。

【００１３】

【作用】上述した各薄膜トランジスタは、チャネル領域
とする第３半導体膜１４がソース・ドレイン領域とする
第１半導体膜１２および第２半導体膜１３と別になって
おり、然も後述するように、第１半導体膜１２および第
２半導体膜１３を形成してから第３半導体膜１４を形成
するので、第１半導体膜１２または第２半導体膜１３内
の不純物の第３半導体膜１４への拡散が極めて小さい。
このことからチャネル長は介在膜２１の厚さによって規
制されるので、短チャネル化が容易である。

【００１４】そして、（ａ），（ｂ）のように介在膜２
１が導電性の中間層２１ｂを有する場合は、中間層２１
ｂの材質を変えることによりＶthを変化させることがで
きるので、ゲート電極１６の材質を変えることとの組合
せによりＶthの制御可能範囲が大きくなる。特に、
（ａ）のように中間層２１ｂが電気的に浮遊している場
合は、外部からの電荷注入により中間層２１ｂに電荷を
蓄積することができるので、ＥＰＲＯＭとして使用する
ことができる。

【００１５】また、（ｃ），（ｄ）のように介在層２１
が高誘電体層２１ｅを有する場合は、ソースとドレイン
の間にキャパシタを挿入した状態となるので、後述する
図６の回路による１キャパシタ／２トランジスタのＤＲ
ＡＭセルを構成することができる。

【００１６】また、二つのトランジスタを上記のように
対向させた場合は、使用する回路が限定されるが、個別
の場合より占有面積が小さくなり高集積化に都合が良
い。また、第１半導体膜１２のゲート電極１６と反対側
の端を上記のようにした場合は、トランジスタ自体の占
有面積が小さくなると共に配線がトランジスタの上下に
分配されるので、高集積化に好都合である。

【００１７】

【実施例】以下本発明による薄膜トランジスタの実施例
について図２〜図９を用いて説明する。図２は実施例１
とその製造工程を示す側面図、図３は実施例１の変形例
の側面図、図４は実施例２とその製造工程を示す側面
図、図５は実施例３とその製造工程を示す側面図、図６
は実施例３を用いて構成したＤＲＡＭの回路図、図７は
実施例３の変形例１の側面図、図８は実施例３の変形例
２の側面図、図９は実施例４とその製造工程を示す側面
図、であり、全図を通し同一符号は同一対象物を示す。

【００１８】図２において、この実施例１は、先に述べ
た介在膜が導電性の中間層を有してその中間層が電気的
に浮遊している場合であり、（ｆ）に示す構造をなす。
（ａ）〜（ｅ）は後述する製造工程を示す。

【００１９】１１は下地の絶縁体、１２は一方のソース
・ドレイン領域となる第１半導体膜、１３は他方のソー
スドレイン領域となる第２半導体膜、１４はチャネル領
域となる第３半導体膜、１５はゲート絶縁膜、１６はゲ
ート電極、１７は絶縁体膜、１８，１９，２０はそれぞ
れ第１半導体膜１２，第２半導体膜１３，ゲート電極１
６に接続する配線、である。

【００２０】また、２１は第２絶縁体膜１３を第１絶縁
体膜１２から絶縁離隔させる介在膜、２１ａ，２１ｂ，
２１ｃはそれぞれ介在膜２１における下絶縁体層，導電
性の中間層，上絶縁体層、２２は中間層２１ｂを第３半
導体層１４から絶縁して電気的に浮遊させている中間層
浮遊用絶縁体膜、である。

【００２１】この実施例１の形態では、チャネル長が介
在膜２１の厚さと第２半導体膜１３の厚さと中間層浮遊
用絶縁体膜２２の厚さの和でもって安定に決まるので、
短チャネル化が容易である。

【００２２】また、ゲート電極１６の材質の相違により
Ｖthが変化するのと同様に、中間層２１ｂの材質の相違
によってもＶthが変化するので、両者を適宜に組み合わ
せることによりＶthを広範囲に制御できる。例えば、ｐ型半導体のゲート電極１６とｎ型半導体の中間層２
１ｂ、ｎ型半導体のゲート電極１６とｐ型半導体の中間層２
１ｂ、導体のゲート電極１６と導体の中間層２１ｂ、導体のゲート電極１６とｐ型半導体の中間層２１ｂ
（Ｐチャネル型）、導体のゲート電極１６とｎ型半導体の中間層２１ｂ
（Ｎチャネル型）、といった組合せにより、中間層２１ｂがない場合よりＶ
thを低くするすることができる。

【００２３】また、中間層２１ｂが電気的に浮遊してフ
ローティングゲートとして機能するので、第１半導体膜
１２と第２半導体膜１３の間に電圧を印加するなどによ
り中間層２１ｂに電荷を注入できることを利用して、Ｅ
ＰＲＯＭとして使用することができる。

【００２４】そして、絶縁体１１は、ＩＣ回路を形成し
た半導体基板上に設けた絶縁体膜であっても良い。そう
すれば、３次元ＩＣを構成することになる。以上に述べ
た実施例１は、次のようにして製造することができる。
ｐチャネル型であり、ゲート電極１６と中間層２１ｂの
組合せが上記でゲート電極１６をＷ（タングステン）
にした場合である。

【００２５】先ず（ａ）を参照して、ＩＣ回路を形成し
表面を平坦化したた半導体基板上に、ＣＶＤ法によりＳ
ｉＯ₂を厚さ２００ｎｍに堆積して絶縁体１１を形成す
る。その上に、ＣＶＤ法によりａ−Ｓｉを厚さ１００ｎ
ｍに堆積し、マスクを用いたエッチングによりパターニ
ングして第１半導体膜１２を形成する。その後、第１半
導体膜１２にＢ（硼素）をイオン注入する。注入条件
は、エネルギーを３０ｋｅＶ、ドーズ量を３×１０¹⁵／
ｃｍ²とする。

【００２６】次いで（ｂ）を参照して、ＣＶＤ法により
ＳｉＯ₂を厚さ２０ｎｍに堆積して下絶縁体層形成用膜
２１ａＡを形成し、その上に、ＣＶＤ法によりａ−Ｓｉ
を厚さ１００ｎｍに堆積し、Ｐ（燐）をイオン注入して
中間層形成用膜２１ｂＡを形成する。注入条件は、エネ
ルギーを３０ｋｅＶ、ドーズ量を５×１０¹⁴／ｃｍ²と
する。その後、ＣＶＤ法によりＳｉＯ₂を厚さ２０ｎｍ
に堆積して上絶縁体層形成用膜２１ｃＡを形成する。

【００２７】次いで（ｃ）を参照して、ＣＶＤ法により
ａ−Ｓｉを厚さ１００ｎｍに堆積し、Ｂをイオン注入し
て第２半導体膜形成用膜１３Ａを形成する。注入条件
は、エネルギーを３０ｋｅＶ、ドーズ量を３×１０¹⁵／
ｃｍ²とする。その後、熱処理により、第１半導体層１
２，中間層形成用膜２１ｂＡおよび第２半導体膜形成用
膜１３Ａを活性化させる。

【００２８】次いで（ｄ）を参照して、マスクを用いた
エッチングにより、第２半導体膜形成用膜１３Ａ，上絶
縁体層形成用膜２１ｃＡ，中間層形成用膜２１ｂＡおよ
び下絶縁体層形成用膜２１ａＡをパターニングして、下
絶縁体層２１ａと中間層２１ｂと上絶縁体層２１ｃから
なる介在膜２１と、第２半導体膜１３を形成する。その
後、熱酸化法により厚さ２０ｎｍのＳｉＯ₂からなる中
間層浮遊用絶縁体膜形成用膜２２Ａを形成し、マスクを
用いたＲＩＥ法により、図のように第１半導体膜１２と
第２半導体膜１３の一部を露出させながら中間層浮遊用
絶縁体膜２２を形成する。

【００２９】次いで（ｅ）を参照して、ＣＶＤ法により
ａ−Ｓｉを厚さ２０ｎｍに堆積して第３半導体膜形成用
膜１４Ａを形成し、熱酸化法により厚さ５ｎｍのゲート
絶縁膜形成用膜１５Ａを形成し、その上に、ＣＶＤ法に
よりＷを厚さ２００ｎｍに堆積してゲート電極形成用膜
１６Ａを形成する。

【００３０】次いで（ｆ）を参照して、マスクを用いた
エッチングにより、ゲート電極形成用膜１６Ａ，ゲート
絶縁膜形成用膜１５Ａおよび第３半導体膜形成用膜１４
Ａをパターニングして、第３半導体膜１４，ゲート絶縁
膜１５およびゲート電極１６を形成する。その後、ＣＶ
Ｄ法によりＳｉＯ₂を厚さ２００ｎｍに堆積して絶縁体
膜１７を形成し、更に、配線１８，１９および２０を形
成して完成する。

【００３１】上述の工程において、チャネル領域となる
第３半導体膜は、ソース・ドレイン領域となる第１半導
体膜１２および第２半導体膜１３とは別に後から形成さ
れて高温に曝されることがないので、第１半導体膜１２
および第２半導体膜１３からの不純物拡散が極めて小さ
い。これにより、チャネル長は安定し、上述の場合はほ
ぼ２６０ｎｍとなる。

【００３２】なお、（ｄ）で形成する中間層浮遊用絶縁
体膜形成用膜２２Ａは、ＳｉＯ₂の代わりに、ＣＶＤ法
により厚さ２０ｎｍに堆積したＳｉＮにしても良い。誘
電率が大きくなる分だけ中間槽２１ｂのＶth制御効果が
大きくなる。

【００３３】また、第１半導体膜１２，第２半導体膜１
３および第３半導体膜１４の材料は、ポリＳｉであって
も良い。その他の各部の材料も、上記に限定されること
なく適宜に選択することができる。その幾つかの例は、
後述する実施例２〜４に示してある。

【００３４】ところで、上述した実施例１は、３個ある
配線１８，１９および２０の全てをトランジスタの上側
に導出しているので、占有面積が先に述べた従来例とさ
ほど変わらない。この点に着目して占有面積を小さくし
たのが、図２に示す実施例１の変形例である。

【００３５】図３において、この実施例１の変形例は、
図２（ｆ）に示す第１半導体膜１２の右端を短くして、
第１半導体膜１２に接続する配線１８をトランジスタの
下側に導出している。第１半導体膜１２の右端の位置
は、第２半導体膜１３の右端位置の近傍かまたはそれよ
り左側にするのが良い。また、配線１８の下側への導出
は、絶縁体１１を多層構成にすることにより容易に可能
である。これにより、この変形例は占有面積が先の実施
例１より２０％〜３０％程度低減している。その結果、
配線１８，１９および２０がトランジスタの上下に分配
されることと相まって、高集積化に好都合なものとな
る。

【００３６】図４において、この実施例２は、先に述べ
た介在膜が導電性の中間層を有してその中間層が第３半
導体膜に接する場合であり、（ｅ）に示す構造をなす。
（ａ）〜（ｄ）は後述する製造工程を示す。実施例１と
比較すると、中間層浮遊用絶縁体膜２２が外されて、中
間層２１ｂの一端が第３半導体膜１４に接している。そ
して、適宜に選択できる事項として、ゲート電極１６は
実施例１と同じくＷにしてあるが、実施例１では半導体
であった中間層２１ｂは導体のＴｉＮにし、また、Ｓｉ
Ｏ₂であったゲート絶縁膜１５は高誘電体のＢａＭｇＦ
₄にしてある。実施例１になかった第２半導体膜１３上
の２３は絶縁体膜である。

【００３７】この実施例２の形態では、チャネル長が介
在膜２１の厚さでもって安定に決まるので、短チャネル
化が容易である。また、ゲート電極１６の材質と中間層
２１ｂの材質との組合せによりＶthを広範囲に制御でき
ることは、先に実施例１で述べたのと同様であり、ここ
での組合せは先に述べたに該当する。然も、中間層２
１ｂが第３半導体膜１４に接することは、実施例１で述
べたＥＰＲＯＭになり得なくなるが、中間層２１ｂによ
るＶth制御をより効果的にさせ、また、ゲート絶縁膜１
５が高誘電体であることも、ゲート電極１６によるＶth
制御をより効果的にさせる。

【００３８】そして上記実施例２は、次のようにして製
造することができる。ｎチャネル型の場合を例にとって
ある。先ず（ａ）を参照して、先の図２（ａ）と同じに
してＳｉＯ₂の絶縁体１１とａ−Ｓｉの第１半導体膜１
２（厚さ１００ｎｍ）を形成する。その後、第１半導体
膜１２にＰをイオン注入する。注入条件は、エネルギー
を３０ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ²とする。

【００３９】次いで（ｂ）を参照して、ＳｉＯ₂を厚さ
２０ｎｍに堆積して下絶縁体層形成用膜２１ａＡを形成
し、その上に、スパッタ法によりＴｉＮを厚さ１００ｎ
ｍに堆積して中間層形成用膜２１ｂＡを形成し、その上
に、ＳｉＯ₂を厚さ２０ｎｍに堆積して上絶縁体層形成
用膜２１ｃＡを形成する。更にその上に、ａ−Ｓｉを厚
さ１００ｎｍに堆積し、Ｐをイオン注入して第２半導体
膜形成用膜１３Ａを形成する。注入条件は、エネルギー
を３０ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ²とする。
その後、熱処理により、第１半導体層１２および第２半
導体膜形成用膜１３Ａを活性化させる。

【００４０】次いで（ｃ）を参照して、第２半導体膜形
成用膜１３Ａ，上絶縁体層形成用膜２１ｃＡ，中間層形
成用膜２１ｂＡおよび下絶縁体層形成用膜２１ａＡを図
のようにパターニングした後、ＣＶＤ法によりＳｉＮを
厚さ１００ｎｍに堆積して絶縁体膜２３を形成する。

【００４１】次いで（ｄ）を参照して、マスクを用いた
エッチングにより絶縁体膜２３，第２半導体膜形成用膜
１３Ａ，上絶縁体層形成用膜２１ｃＡ，中間層形成用膜
２１ｂＡおよび下絶縁体層形成用膜２１ａＡの一部を図
のように除去して、下絶縁体層２１ａと中間層２１ｂと
上絶縁体層２１ｃからなる介在膜２１と、第２半導体膜
１３を形成すると共に、第１半導体膜１２の一部を露出
させる。その後、ＣＶＤ法によりａ−Ｓｉを厚さ２０ｎ
ｍに堆積して第３半導体膜形成用膜１５Ａを形成し、連
続して蒸着法によりＢａＭｇＦ₄を厚さ２０ｎｍに堆積
してゲート絶縁膜形成用膜１５Ａを形成する。その上
に、Ｗを厚さ２００ｎｍに堆積してゲート電極形成用膜
１６Ａを形成する。

【００４２】次いで（ｅ）を参照して、ゲート電極形成
用膜１６Ａ，ゲート絶縁膜形成用膜１５Ａおよび第３半
導体膜形成用膜１４Ａをパターニングして、第３半導体
膜１４，ゲート絶縁膜１５およびゲート電極１６を形成
する。その後、ＳｉＯ₂を厚さ２００ｎｍに堆積して絶
縁体膜１７を形成し、更に、配線１８，１９および２０
を形成して完成する。

【００４３】上述の工程において、実施例１の製造の場
合と同様に第３半導体膜１４が高温に曝されることがな
いので、チャネル長は安定し、上述の場合はほぼ１４０
ｎｍとなる。

【００４４】なお、上述した実施例２は、第１半導体膜
１２の配置が図２で説明した実施例１と同様なので、実
施例１の変形例を説明した図３のようにすることによ
り、高集積化に好都合なものとなる。

【００４５】図５において、この実施例３は、先に述べ
た介在膜が高誘電体層を有する場合であり、（ｅ）に示
す構造をなす。（ａ）〜（ｄ）は後述する製造工程を示
す。実施例２と比較すると、実施例２では下絶縁体層２
１ａと中間層２１ｂと上絶縁体層２１ｃで構成した介在
膜２１を、絶縁体層２１ｄと高誘電体層２１ｅで構成し
てある。高誘電体層２１ｅの高誘電体には、ここではＴ
ａ₂Ｏ₅を用いている。また、適宜に選択できる事項と
して、ゲート絶縁膜１５は実施例１と同様にＳｉＯ₂に
してあり、絶縁体膜２３はＳｉＯ₂にしてある。

【００４６】この実施例３の形態では、チャネル長が実
施例２の形態と同じく介在膜２１の厚さでもって安定に
決まるので、短チャネル化が容易である。また、高誘電
体層２１ｅが第１半導体膜１２と第２半導体膜１３の間
に介在して、第１半導体膜１２および第２半導体膜１３
を対向電極にしたキャパシタを構成するので、ソースと
ドレインの間に通常の寄生容量とは異なる大容量のキャ
パシタを接続しているトランジスタとなる。

【００４７】そして、このトランジスタは、図６に示す
回路によって１キャパシタ／２トランジスタのＤＲＡＭ
セルを構成することができる。このＤＲＡＭセルは、一
般に用いられる１キャパシタ／１トランジスタのＤＲＡ
Ｍセルと比較して、書き込みまたは消去（アクセス）が
速いといった特徴を持つ。

【００４８】然も実施例３では、上記キャパシタがトラ
ンジスタの領域内に収まっているので、１キャパシタ／
２トランジスタのＤＲＡＭセルを構成しても、所要面積
を通常の１キャパシタ／１トランジスタのＤＲＡＭセル
とはさほど変わらないように小さくすることができる。

【００４９】上記実施例３は、図５（ａ）〜に従い次の
ようにして製造することができる。ｎチャネル型の場合
を例にとってある。先ず（ａ）を参照して、先の図２
（ａ）と同じにしてＳｉＯ₂の絶縁体１１とａ−Ｓｉの
第１半導体膜１２（厚さ１００ｎｍ）を形成する。その
後、第１半導体膜１２にＰをイオン注入する。注入条件
は、エネルギーを３０ｋｅＶ、ドーズ量を３×１０¹⁵／
ｃｍ²とする。

【００５０】次いで（ｂ）を参照して、ＣＶＤ法により
ＳｉＯ₂を厚さ１００ｎｍに堆積し、パターニングして
絶縁体層形成用膜２１ｄＡを形成し、その上に、ＣＶＤ
法によりＴａ₂Ｏ₅を厚さ２０ｎｍに堆積して高誘電体
層形成用膜２１ｅＡを形成し、更にその上に、ａ−Ｓｉ
を厚さ１００ｎｍに堆積し、Ｐをイオン注入して第２半
導体膜形成用膜１３Ａを形成する。注入条件は、エネル
ギーを３０ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ²とす
る。その後、熱処理により第１半導体層１２および第２
半導体膜形成用膜１３Ａを活性化させる。そして、第２
半導体膜形成用膜１３Ａおよび高誘電体層形成用膜２１
ｅＡを図のようにパターニングする。

【００５１】次いで（ｃ）を参照して、ＣＶＤ法により
ＳｉＯ₂を厚さ１００ｎｍに堆積して絶縁体膜２３を形
成し、その後、マスクを用いたエッチングにより絶縁体
膜２３，第２半導体膜形成用膜１３Ａ，高誘電体層形成
用膜２１ｅＡおよび絶縁体層形成用膜２１ｄＡの一部を
図のように除去して、絶縁体層２１ｄと高誘電体層２１
ｅからなる介在層２１と、第２半導体層１３を形成する
と共に、第１半導体膜１２の一部を露出させる。

【００５２】次いで（ｄ）を参照して、ａ−Ｓｉを厚さ
２０ｎｍに堆積して第３半導体膜形成用膜１４Ａを形成
し、熱酸化法により厚さ５ｎｍのゲート絶縁膜形成用膜
１５Ａを形成し、その上にＷを厚さ２００ｎｍに堆積し
てゲート電極形成用膜１６Ａを形成する。

【００５３】次いで（ｅ）を参照して、ゲート電極形成
用膜１６Ａ，ゲート絶縁膜形成用膜１５Ａおよび第３半
導体膜形成用膜１４Ａをパターニングして、第３半導体
膜１４，ゲート絶縁膜１５およびゲート電極１６を形成
する。その後、ＳｉＯ₂を厚さ２００ｎｍに堆積して絶
縁体膜１７を形成し、更に、配線１８，１９および２０
を形成して完成する。

【００５４】上述の工程において、実施例１の製造の場
合と同様に第３半導体膜１４が高温に曝されることがな
いので、チャネル長は安定し、上述の場合はほぼ１２０
ｎｍとなる。

【００５５】図７において、この実施例３の変形例１
は、実施例３の介在膜２１を高誘電体層２１ｅのみで構
成した場合の１例である。ここの高誘電体層２１ｅは、
実施例３と同じくＴａ₂Ｏ₅からなり、実施例３で絶縁
体層２１ｄと重なっていた部分の厚さが２００ｎｍであ
り、その他の部分の厚さが５０ｎｍである。そして、こ
の変形例１の用途は実施例３に準ずる。

【００５６】上記変形例１は、先に図５で説明した実施
例３の製造に準じて製造することができ、図５（ｂ）の
工程において、絶縁体層形成用膜２１ｄＡの形成を削除
し、Ｔａ₂Ｏ₅を厚さ２００ｎｍに堆積してから、厚さ
５０ｎｍにする部分をマスク使用のＲＩＥ法により薄膜
化して高誘電体層形成用膜２１ｅＡを形成すれば良い。
チャネル長はほぼ２００ｎｍとなる。

【００５７】図８において、この実施例３の変形例２
は、実施例３の介在膜２１を高誘電体層２１ｅのみで構
成した場合の他の１例である。ここの高誘電体層２１ｅ
は、実施例３と同じくＴａ₂Ｏ₅からなり、全域に渡り
厚さが５０ｎｍである。そして、この変形例２の用途も
実施例３に準ずる。

【００５８】上記変形例２は、先の変形例１と同様に先
に図５で説明した実施例３の製造に準じて製造すること
ができ、図５（ｂ）の工程において、絶縁体層形成用膜
２１ｄＡの形成を削除し、Ｔａ₂Ｏ₅を厚さ５０ｎｍに
堆積して高誘電体層形成用膜２１ｅＡを形成すれば良
い。チャネル長はほぼ５０ｎｍとなる。

【００５９】なお、上述した実施例３およびその変形例
１，２は、第１半導体膜１２の配置が図２で説明した実
施例１と同様なので、実施例１の変形例を説明した図３
のようにすることにより、高集積化に好都合なものとな
る。また、実施例３およびその変形例１，２の説明から
理解されるように、実施例３で述べたキャパシタは、そ
の容量を介在膜２１の構成により適宜に増減することが
できる。

【００６０】図９において、この実施例４は、第１半導
体膜及びゲート電極をそれぞれ共用して二つのトランジ
スタを対向させた場合である。対向させるトランジスタ
は、先に述べた実施例１〜３の形態のトランジスタの重
複を含む任意の二つにするこどができるが、ここでは実
施例２の形態のｐチャネル型トランジスタとｎチャネル
型トランジスタを対向させてあり、（ｆ）に示す構造を
なす。（ａ）〜（ｅ）は後述する製造工程を示す。そし
て、適宜に選択できる事項として、ゲート絶縁膜１５は
実施例２で用いたＢａＭｇＦ₄にし、ゲート電極１６は
Ｗにし、介在膜２１の中間層２１ｂは実施例１で用いた
半導体にしてある。

【００６１】このように対向させた構造は、インバータ
回路やメモリなどに使用することができ、二つのトラン
ジスタを個別に配置するより占有面積が小さくなって高
集積化に好都合である。また、対向する個々のトランジ
スタの特性上の特徴は実施例１〜３の説明により理解さ
れよう。

【００６２】そして上記実施例４は次のようにして製造
することができる。先ず（ａ）を参照して、先の図２と
同じにＳｉＯ₂の絶縁体１１を形成し、その上に、スパ
ッタ法によりＷ膜（厚さ１００ｎｍ），ＴｉＮ膜（厚さ
２０ｎｍ）およびＴｉ膜（厚さ１０ｎｍ）を順次堆積
し、パターニングして、Ｗ膜による配線１８および１９
と、ＴｉＮ膜およびＴｉ膜によるコンタクト１８ａおよ
び１９ａを形成する。その後、ＳｉＯ₂を堆積し加工し
てコンタクト１８ａおよび１９ａを露出させてそれと同
一面になる絶縁体１１ａを形成する。

【００６３】次いで（ｂ）を参照して、Ｔｉ膜（厚さ２
０ｎｍ）とａ−Ｓｉ膜（厚さ１００ｎｍ）をその順に堆
積しパターニングして、コンタクト１８ａに接している
第１半導体膜１２と、コンタクト１９ａに接している第
２半導体膜接続部１３ａを形成する。その後、第１半導
体膜１２の中心を境にして右側にはＰをまた左側にはＢ
をイオン注入する。注入条件は、何れも、エネルギーを
３０ｋｅＶ、ドーズ量を３×１０¹⁵／ｃｍ²とする。

【００６４】次いで（ｃ）を参照して、ＳｉＯ₂を厚さ
２０ｎｍに堆積し、第１半導体膜１２の上面および側面
のみを覆うようにパターニングして、下絶縁体層形成用
膜２１ａＡを形成する。その上に、ａ−Ｓｉを厚さ１０
０ｎｍに堆積して中間層形成用膜２１ｂＡを形成し、第
１半導体膜１２の中心を境にして右側にはＢをまた左側
にはＰをイオン注入する。注入条件は、何れも、エネル
ギーを３０ｋｅＶ、ドーズ量を３×１０¹³／ｃｍ²とす
る。そして、下絶縁体層形成用膜２１ａＡの上面および
側部のみを覆うように中間層形成用膜２１ｂＡをパター
ニングする。その後、ＳｉＯ₂を厚さ２０ｎｍに堆積し
て上絶縁体層形成用膜２１ｃＡを形成し、中間層形成用
膜２１ｂＡの上面および側部のみを覆うようにパターニ
ングする。

【００６５】次いで（ｄ）を参照して、ａ−Ｓｉを厚さ
１００ｎｍに堆積し、第１半導体膜１２の中心を境にし
て右側にはＰをまた左側にはＢをイオン注入して、第２
半導体膜形成用膜１３Ａを形成する。注入条件は、何れ
も、エネルギーを３０ｋｅＶ、ドーズ量を３×１０¹⁵／
ｃｍ²とする。第２半導体膜形成用膜１３Ａは左右の箇
所で第２半導体膜接続部１３ａに接している。その後、
熱処理により、第１半導体層１２，中間層形成用膜２１
ｂＡ，第２半導体膜形成用膜１３Ａおよび第２半導体膜
接続部１３ａを活性化させる。

【００６６】次いで（ｅ）を参照して、第２半導体膜形
成用膜１３Ａをパターニングし、ＳｉＯ₂を厚さ１００
ｎｍに堆積して絶縁体膜２３を形成した後、エッチング
により絶縁体膜２３，第２半導体膜形成用膜１３Ａ，上
絶縁体層形成用膜２１ｃＡ，中間層形成用膜２１ｂＡお
よび下絶縁体層形成用膜２１ａＡの中央部を図のように
除去して、左右のそれぞれに、下絶縁体層２１ａと中間
層２１ｂと上絶縁体層２１ｃからなる介在膜２１と、第
２半導体膜１３を形成すると共に、第１半導体膜１２の
中央部を露出させる。

【００６７】次いで（ｆ）を参照して、ＣＶＤ法により
ａ−Ｓｉを厚さ２０ｎｍに堆積して第３半導体膜形成用
膜（実施例２の１４Ａ）を形成し、連続して蒸着法によ
りＢａＭｇＦ₄を厚さ２０ｎｍに堆積してゲート絶縁膜
形成用膜（実施例２の１５Ａ）を形成し、その上に、Ｗ
を厚さ２００ｎｍに堆積して中央の凹部を十分に埋めた
ゲート電極形成用膜（実施例２の１６Ａ）を形成する。
そして、これらの膜をパターニングして、第３半導体膜
１４，ゲート絶縁膜１５およびゲート電極１６を形成す
る。その後、ＳｉＯ₂（厚さ２００ｎｍ）の絶縁体膜１
７を形成し、更に、ゲート電極１６に接続する配線２０
を上側に形成して完成する。ソース・ドレイン領域とな
る第１半導体膜１２および第２半導体膜１３に接続する
配線１８および１９は、既に下側に形成されている。そ
して、対向する二つのトランジスタの左側がｐチャネル
型であり右側がｎチャネル型である。

【００６８】なお、上述の実施例４において、配線１９
を上側に導出できること、更に、対向する二つのトラン
ジスタの少なくとも一方を図４に準ずる構造にすること
により、配線１８も上側に導出できることは、容易に理
解されよう。

【００６９】

【発明の効果】以上説明したように本発明によれば、絶
縁体上にＩＣを構成するための薄膜トランジスタに関
し、短チャネル化が容易であり、Ｖthの制御可能範囲が
大きく、高集積化に適しており、メモリの構成にも好都
合である薄膜トランジスタが提供されて、薄膜トランジ
スタによるＩＣの高集積化を容易にさせ、更には、高集
積化された３次元ＩＣの構成を容易にさせる効果があ
り、半導体装置の小型化に寄与するところが大である。

【図面の簡単な説明】

【図１】本発明による薄膜トランジスタの要部説明図

【図２】実施例１とその製造工程を示す側面図

【図３】実施例１の変形例の側面図

【図４】実施例２とその製造工程を示す側面図

【図５】実施例３とその製造工程を示す側面図

【図６】実施例３を用いて構成したＤＲＡＭの回路図

【図７】実施例３の変形例１の側面図

【図８】実施例３の変形例２の側面図

【図９】実施例４とその製造工程を示す側面図

【図１０】従来例の側面図

【符号の説明】

１，１１，１１ａ絶縁体２，１２一方のソース・ドレイン領域となる第１半導
体膜３，１３他方のソース・ドレイン領域となる第２半導
体膜４，１４チャネル領域となる第３半導体膜５，１５ゲート絶縁膜６，１６ゲート電極７，１７，２３絶縁体膜８〜１０，１８〜２０トランジスタから導出する配線２１介在膜２１ａ介在膜における下絶縁体層２１ｂ介在膜における導電性の中間層２１ｃ介在膜における上絶縁体層２１ｄ介在膜における絶縁体層２１ｅ介在膜における高誘電体層２２中間層浮遊用絶縁体膜

Claims

(57)【特許請求の範囲】

【請求項１】絶縁体（１１）上に設けられて一方のソ
ース・ドレイン領域となる第１半導体膜（１２）と、第１半導体膜（１２）上に積層された介在膜（２１）
と、介在膜（２１）上に積層されて一端が介在膜（２１）の
一端と共に１面を形成し、且つ介在膜（２１）により第
１半導体膜（１２）から絶縁離隔されて他方のソース・
ドレイン領域となる第２半導体膜（１３）と、介在膜（２１）の上記一端上を覆い第１半導体膜（１
２）および第２半導体膜（１３）に接してチャネル領域
となる第３半導体膜（１４）と、第３半導体膜（１４）を覆うゲート絶縁膜（１５）と、介在膜（２１）の上記一端と対向する部位を含んでゲー
ト絶縁膜（１５）上に設けられたゲート電極（１６）
と、を有して、上記介在膜（２１）は、上下の絶縁体層（２１ｃ，２１
ａ）とそれに挟まれた導電性の中間層（２１ｂ）を有す
る多層構造であることを特徴とする薄膜トランジスタ。
【請求項２】請求項１記載の薄膜トランジスタにおい
て、上記介在膜（２１）の中間層（２１ｂ）は、一端が第３
半導体膜（１４）に近接して電気的に浮遊していること
を特徴とする薄膜トランジスタ。
【請求項３】請求項１記載の薄膜トランジスタにおい
て、上記介在膜（２１）の中間層（２１ｂ）は、一端が第３
半導体膜（１４）に接して他端が電気的に絶縁されてい
ることを特徴とする薄膜トランジスタ。
【請求項４】請求項１記載の薄膜トランジスタにおい
て、上記介在膜（２１）は、請求項１記載の多層構造に代え
て、絶縁体層（２１ｄ）と高誘電体層（２１ｅ）を有す
る多層構造であるか、または、高誘電体による単層構造
であることを特徴とする薄膜トランジスタ。
【請求項５】請求項１から４に記載された薄膜トラン
ジスタの重複を含む任意の二つが、第１半導体膜（１
２）およびゲート電極（１６）をそれぞれ共用して、ゲ
ート電極（１６）を中心に対向配置されていることを特
徴とする薄膜トランジスタ。
【請求項６】請求項１または２または３または４また
は５記載の薄膜トランジスタにおいて、第１半導体膜（１２）に接続する配線が当該薄膜トラン
ジスタの下側に導出されて、第１半導体膜（１２）のゲート電極（１４）と反対側の
端が、第２半導体膜（１４）の同じく端の近傍であるか
または該端より内側であることを特徴とする薄膜トラン
ジスタ。