JP4951181B2 - 液晶ディスプレイ用のアクティブマトリクス基板及びその製造方法 - Google Patents
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Description
(技術分野)
本発明はアクティブマトリクス液晶ディスプレイに関するものであり、特にこうしたディスプレイの製造用に適したトランジスタ基板に関するものである。本発明は特に、トランジスタ及びこれに関連する電荷蓄積キャパシタをディスプレイの画素毎に設けた、液晶ディスプレイ用のトランジスタ基板に関するものである。アクティブマトリクス液晶ディスプレイでは、薄膜フィルムトランジスタ(TFT)を通常採用する。
【0002】
(従来技術)
フラットパネル液晶ディスプレイ用のスイッチング素子を形成するために使用されるTFTのアレイを改良することには、大きな関心が置かれている。これらのTFTデバイスを、アモルファスまたは多結晶の半導体フィルムの一部分で製造して、トランジスタデバイスの本体を形成することができる。薄膜フィルムトランジスタは絶縁ゲート構造を規定し、ゲート絶縁体については、これを蓄積キャパシタまで拡張して、このキャパシタの誘電体を形成することが知られている。
【0003】
また2層ゲート絶縁構造を設けることも既知である。これにより、トランジスタの半導体本体に隣接した絶縁層を、トランジスタの半導体本体のパターン化と一緒にパターン化することが可能になる。半導体層と、これに隣接するゲート絶縁層との境界面の電気的性質が改善される。例えばトップゲートTFTの場合には、シリコン層をパターン化して個別のTFTのシリコン領域を形成する前に、トランジスタ本体を規定すべきシリコン層上に下部ゲート絶縁層を堆積させる。
【0004】
またゲート絶縁層のうちの1つを画素の電荷蓄積キャパシタまで拡張して、誘電層を規定することも既知であり、このことは、ゲート絶縁体の厚さ及びキャパシタ誘電体層の厚さを独立して設定することを可能にする。特開平4−219736号には、この種のトランジスタ−キャパシタの構成が開示されている。
【0005】
2層を異ならせてパターン化した2層ゲート絶縁構造を使用することの1つの問題は、別々の真空堆積プロセスが必要であり、トランジスタ基板の製造において追加的な処理ステップが発生するということである。
【0006】
(発明の開示)
本発明の第1の要点によれば、ほぼコプレーナ(共平面)のソース及びドレイン領域とゲート領域とを有する絶縁ゲートスタガ(千鳥配置)構造を具えた基板上のトランジスタと、これらのゲート領域とソース及びドレイン領域との間に存在するゲート絶縁体と、トランジスタに関連し、かつトランジスタに隣接して存在する、キャパシタ誘電体によって分離された2つの電極のスタック構造で構成されるキャパシタとを具えた、液晶ディスプレイ用のトランジスタ基板において、前記ゲート絶縁体が第1無機層と、第2ポリマーまたはスピン−オン(塗布)−ガラス層とを具え、これらの層のうちポリマーまたはスピン−オン−ガラス層のみがキャパシタまで延在してキャパシタ誘電体を規定する。
【0007】
ポリマーまたはスピン−オン−ガラス層を第2ゲート絶縁層として使用することにより、ゲート絶縁構造の生産における2つの真空堆積ステップ必要性を回避することができる。
【0008】
ポリマーまたはスピン−オン−ガラス層の使用で存在しうる1つの問題は、真空プロセスを用いて堆積させた無機層に比べて、フィルムの均一性が精密に制御可能でないということである。従って、トランジスタ及びトランジスタ基板のキャパシタを具えた液晶ディスプレイの各画素の充電時定数が、キャパシタ誘電体を規定するポリマーまたはスピン−オン−ガラスの第2層の厚さの一次変化に対して不変であるように、第1層及び第2層の厚さを選択することが好ましい。このことは、画素特性が、ポリマーまたはスピン−オン−ガラス層の厚さの変化にほぼ依存しないことを保証する。
【0009】
特に、各画素が容量Cstoreのキャパシタを具え、かつ容量CLCのキャパシタンスを有する液晶材料に関連し、無機層の厚さdinorg及びポリマーまたはスピン−オン−ガラス層の厚さdpolyを、次式の関係をほぼ満たすように選択することが好ましい。
dpoly=(Cstore/CLC)・(εpoly/εinorg)・dinorg
ここでεpoly及びεinorgはそれぞれ、ポリマーまたはスピン−オン−ガラス層及び無機層の誘電率定数である。
【0010】
ポリマーゲート絶縁層の使用は、英国特許第2311653号に記載されており、その内容は参考文献として本明細書に含める。
【0011】
本発明の第2の要点によれば、各々がスイッチングトランジスタ、容量Cstoreのキャパシタ、及び容量CLCの液晶材料から構成される複数の画素を具えた液晶ディスプレイであり、前記トランジスタが、ほぼコプレーナのソース及びドレイン領域と、ゲート領域と、このゲート領域とこのソース及びドレイン領域との間に存在するゲート絶縁体とを有する絶縁ゲートスタガ構造を具え、前記キャパシタが、キャパシタ誘電体によって分離された2つの電極のスタック構造で構成される液晶ディスプレイにおいて、前記ゲート絶縁体が第1及び第2層から成り、これらの層のうち第2層のみが前記キャパシタまで延在してキャパシタ誘電体を規定し、各画素の誘電時定数が、キャパシタ誘電体を規定する第2層の厚さの一次変化に対して不変であるように、前記第1層及び第2層の厚さを選択する。
【0012】
ゲート絶縁体を規定する2枚のフィルムの性質とは無関係に、この要点による液晶ディスプレイは、キャパシタ誘電体の厚さの一次変化に対して画素応答が不変であるようにすることができる。
【0013】
この目的のために、第1層の厚さd1及び第2層の厚さd2が次式の関係を満足するように、これらの厚さを選択することが好ましい。
d2=(Cstore/CLC)・(ε2/ε1)・d1
ここでε1及びε2はそれぞれ第1及び第2層の誘電率定数である。
【0014】
本発明の第3の要点によれば、基板上にトランジスタ及びキャパシタのアレイを設けるステップを具えたトランジスタ基板の製造方法であり、前記トランジスタが、ほぼコプレーナのソース及びドレイン領域と、ゲート領域と、このゲート領域とこのソース及びドレイン領域間に存在するゲート絶縁体とを有する絶縁ゲートスタガ構造を具え、前記キャパシタが、キャパシタ誘電体によって分離された2つの電極のスタック構造で構成される、トランジスタ基板の製造方法において、前記ゲート絶縁体を第1及び第2層として堆積させ、第1層を真空堆積プロセスによって堆積させ、前記キャパシタに相当する領域を除くように第1層をパターン化して、第2層を前記キャパシタに相当する領域まで延在させて、キャパシタ誘電体を規定する。
【0015】
ゲート絶縁層のうちの1つに非真空プロセスを使用することにより、製造プロセスが簡略化される。
【0016】
また本発明は液晶ディスプレイの製造方法を提供するものであり、上述した方法を用いてトランジスタ基板を製造するステップと、このトランジスタ基板上に液晶材料を設けるステップとを具えた液晶ディスプレイの製造方法において、前記第1絶縁体を厚さd1まで堆積させて、前記第2層を厚さd2まで堆積させて、各画素の充電時定数が、キャパシタ誘電体を規定する第2層の厚さの一次変化に対して不変であるように、これらの厚さを選択する。
【0017】
この目的のために、前記キャパシタがCstoreの容量を有し、前記各画素が容量CLCの液晶材料に関連するとすれば、前記第1層の厚さd1及び前記第2層の厚さd2が次式の関係をほぼ満たすように選択した深さまで、これらの層を堆積させることが好ましい。
d2=(Cstore/CLC)・(ε2/ε1)・d1
ここでε1及びε2はそれぞれ、第1及び第2層の誘電率定数である。
【0018】
(発明を実施するための最良の形態)
以下、本発明の液晶表示デバイス及び実施例について図面を参照して説明する。
なお、これらの図は図式的なものであり、一定寸法比で描いたものではない。これらの図の部品の相対寸法及び均整は、描画の明確さ及び利便性のために、大きさを誇張または縮小して示している。
【0019】
本発明によるトランジスタ基板、及び本発明により製造したトランジスタ基板は、液晶表示デバイスのスイッチング素子を形成することができる。例として図1に、アクティブマトリクス表示デバイスの1画素の全領域を示し、これに対して本発明を適用することができる。画素は、例えば絶縁基板10上に形成したITOの電極パターン11及び12を具えている。基板10は、例えばガラスプレートまたはポリマーフィルムのディスプレイの背面板を具えることができる。パターン11、12の列導体11は、マトリクス列内のスイッチングTFTの共通ソース線を形成する。パターン11、12の他の部分12aは、TFTのドレイン電極を形成する。この特定例では、パターン11、12の大部分12が画素電極12bを形成する。画素電極12bはドレイン電極部分12aと統合され、この例では、画素蓄積キャパシタの下部電極を形成する部分12cとも統合され、上部電極は隣接画素の行導体25によって規定される。
【0020】
行導体25は、行内のTFTの共通ゲート線を形成する。各セルのスイッチングTFTは、シリコントランジスタ本体20aから成る。図1の例では、これらの本体20aはシリコンフィルムパターンの独立島の形態である。通常、シリコンフィルム20は例えばアモルファスシリコンである。しかし一部のディスプレイ用には、アモルファスシリコンよりもむしろ多結晶シリコンが好適である。
【0021】
図1に構成要素を示すトランジスタ基板上に液晶材料を設ける。この液晶材料の上に、接地板を規定する追加的な基板を設ける。この詳細については以下に記述する。
【0022】
図2に、図1に示す画素を構成する電気的構成要素を示す。図1を参照して説明したように、行導体25をTFT30のゲートに接続して、列電極11をソース電極に結合する。画素上に設けた液晶材料は、トランジスタのドレイン30と共通接地面34との間に延在する液晶セル32を効果的に規定する。画素蓄積キャパシタ36を、トランジスタ30のドレインと画素の次行に関連する行導体25aとの間に接続する。
【0023】
表示デバイスの動作中には、画素の行に順次、信号を供給する。画素の行を指定するために、関連する行導体25に適切な信号を供給して、この画素の行のトランジスタ30をオン状態にする。これにより、列導体11に供給される表示信号が液晶セル32に供給されることが可能になり、その結果、液晶セルが所望の電圧に充電される。また蓄積キャパシタ36も充電されて、特定行の指定を完了してトランジスタ30がオフ状態になった後までも、液晶セル32上の信号が一定に留まることを保証するように、蓄積キャパシタ36が準備される。画素の行の指定中には、この画素の後続行の行導体25aを接地電位に保持して、蓄積キャパシタ36が、液晶セル32の端子間に供給すべき電圧に相当する電圧に充電されるようにする。
【0024】
画素の次行を指定すると、行導体25aの電圧の増加があり、これがキャパシタ36を通して、液晶セル32との容量結合によって供給される。しかし、次の行導体25a上のこの電圧の増加は、1つの行指定期間しか継続せず、その後に行導体25aが接地に戻る。液晶材料は比較的遅い応答時間を有し、これらの瞬時的な電圧変化には応答しない。
【0025】
図3に、液晶ディスプレイ用の既知の構造を、図1の線X−Xを通る断面で示し、これはトップゲートTFTを使用している。ここでは図3に示す既知の液晶ディスプレイの製造について説明する。ソース及びドレイン電極パターン11、12を基板10上に設ける。例えばITO導電層をガラス基板10上に堆積させてソース及びドレイン電極パターンを規定するために、ウエットエッチングを行うことができる。シリコンフィルム20をソース及びドレイン電極パターン11、12上に堆積させて、TFTのチャネル領域20cを具えたトランジスタ本体20aを設ける。第1ゲート絶縁層40を半導体層20上に設けて、第1ゲート絶縁層40及び半導体層20を、同じマスクを用いてパターン化して、トランジスタ本体20aを規定する半導体の島を規定する。半導体層20をパターン化する前に、第1ゲート絶縁層40を半導体層20上に堆積することによって、絶縁層40と半導体層20との間の境界面の電気特性が改善される。
【0026】
次に、第2ゲート絶縁層である上部ゲート絶縁層42をアレイ上に堆積させて、ゲート導体44を上部ゲート絶縁体42上に設ける。上部ゲート絶縁層42はトランジスタの本体を越えて延在して、蓄積キャパシタ36の誘電層を規定する。この蓄積キャパシタ36は、次の行導体25a及びドレイン電極12の一部分12cによって規定される。
【0027】
これらの層により、液晶ディスプレイ用のトランジスタ基板が完結する。液晶材料の層50をトランジスタ基板上に設けて、さらなる基板52が液晶材料の層の上に存在する。このさらなる基板52は、カラーフィルタ54と共通電極34を規定する平板と共に1つの面に設けることができる。偏光板56を基板52の反対側に設ける。
【0028】
本発明は特にトランジスタ基板に関するものであり、従って、液晶ディスプレイの動作及び構成については当業者にとって明らかであるので、これ以上詳細に説明しない。
【0029】
図3にはトップ(上部)ゲートの薄膜フィルムトランジスタを表わしているが、ボトム(底部)ゲートの薄膜フィルムトランジスタを利用することも同等に可能である。本発明をトップゲートTFTを用いたトランジスタ基板に応用することについて、まず記述し、次に、ボトムゲートTFTを用いたトランジスタ基板に応用することについても記述する。図3にはゲート44を、ソース電極11とドレイン電極12との間隔未満の幅を有するものとして示してある。チャネル領域20cとソース電極11及びドレイン電極12のそれぞれとの間の半導体層20の処理の一部のものが、半導体層のこの部分の抵抗を低減するのに好適である。例えば下にある真性半導体チャネル層20cをマスクするゲート導体44でのプラズマドーピングを用いて、例えば半導体層のソース及びドレイン領域をドーピングすることができる。あるいはまた、トップゲート構造を注入マスクとして用いて、半導体層20のソース及びドレイン領域にイオン注入を施すことができる。さらなる代案として、半導体層のソース及びドレイン領域を、シリサイド材料が形成されるように処理して、これでもソース及びドレイン電極への抵抗を低減することができる。
【0030】
上述したものに追加層を設けることができる。例えば構造全体の上に平坦化フィルムを設ける。これに加えて、第2絶縁体42内に設けたウエル(井戸)を通してドレイン12に接触するさらなる電極パターンを、この平坦化層上に規定することができる。これらのすべての可能性、及び他の可能性は、当業者にとって明らかである。
【0031】
通常、第1ゲート絶縁層40は、厚さ約80nmの第1窒化シリコン層から成り、第2ゲート絶縁層42はこれよりずっと厚い、例えば厚さ250nmの第2窒化シリコン層から成る。これら2つの層は異なるようにパターン化するので、これら2つの層を規定するには、例えばプラズマ気相成長法のような別個の真空堆積プロセスが必要である。
【0032】
図4に、本発明による液晶ディスプレイ用の、トップゲートTFTを使用したトランジスタ基板を示す。図3に関連付けて行った、トランジスタの設計の可能な代案に関する記述は、本発明のトランジスタ基板に同等に当てはまる。図3に示す構成要素と同じものを示すために、図4でも同じ参照番号を用いる。
【0033】
図4に示す構造では、第1ゲート絶縁層400は真空堆積プロセスによって堆積させた無機層から成る。例えばこの層を、プラズマ気相成長法(PECVD)によって堆積させた窒化シリコンから構成することができる。しかし第2ゲート絶縁層420は、非真空プロセスによって堆積させたポリマーまたはスピン−オン−ガラス層から成る。この非真空プロセスは、スピン(回転)、ロール(圧延)またはスプレー(噴霧)のステップを具えることができ、これにより、このプロセスステップのコストが低減される。ポリマーまたはスピン−オン−ガラスの絶縁層を用いることの1つの潜在的な問題は、厚さの制御および均一性が、PECVD層よりも悪くなりがちであるということである。
【0034】
薄膜フィルムトランジスタの、所定の幾何学的構造及びバイアス条件に対して、トランジスタの電流出力がゲート誘電体の容量に比例し、従ってポリマーまたはガラス層をより厚く作製すれば電流出力が低下する。しかし、ポリマー層の厚さと共に、合計負荷容量(蓄積容量36、及び画素に関連する液晶材料50の容量)も減少する。従って画素の充電時間全体は、厚さの変化にはさほど敏感ではない。
【0035】
本発明に利用できるのは、この性質である。図5に、MOSFETの電圧−電流特性を示す。図に示すように、電流軸は、チャネル幅W、チャネル長L、ゲート絶縁体の誘電率ε、ゲート絶縁体の厚さd、及び電子移動度μη(n型MOSFETについて)から導出した定数Kについて正規化してある。所定のトランジスタの寸法(即ちW及びL)に対しては、この定数は次式のゲート誘電体の容量に比例する。
【数1】
【0036】
結局、所定のバイアス条件及び寸法の組に対して有効なトランジスタの抵抗は、ゲート容量Cに逆比例するものと考えることができる。2層ゲート絶縁体についてはゲート容量が次式で与えられる。
【数2】
ここで、d1及びd2は第1及び第2絶縁層の厚さであり、ε1及びε2はこれらの誘電率定数である。
【0037】
トランジスタの抵抗はゲート容量に逆比例し、従って次式で与えられる。
【数3】
【0038】
所定の絶縁層(即ちε1及びε2が定数)については、厚さが選択可能であれば、トランジスタの抵抗は次式に比例して変化する。
【数4】
【0039】
TFT−キャパシタの画素についての時定数を評価するために、液晶セル32と蓄積キャパシタ36とを組合わせた容量を考える必要がある。合計容量は次式のようになる。
【数5】
ここで、CLCは画素に関連する液晶材料の容量であり、CSは蓄積容量であり、そしてASは蓄積キャパシタの面積である。結局、画素の充電時定数は次式に比例する。
【数6】
【0040】
次式を満足する際に、この充電時定数はキャパシタ誘電体の厚さd2に対して不変である。
【数7】
これにより、次式が成り立つ。
【数8】
【0041】
この分析により、キャパシタ誘電体の厚さの変化によって画素の充電時定数が変化せず、従って表示動作特性を変化させないように、2つの絶縁層の厚さを選択できるようになる。スピン−オンまたはガラス層の小変化に対してはキックバック挙動も不変である。
【0042】
図6に、本発明による液晶ディスプレイ用の、ボトムゲートTFTを使用したトランジスタ基板を示す。基板10上に電極パターン60を設けて、これは蓄積キャパシタ36の下部端子37も規定する。ここでもトランジスタのゲートが各行導体を形成し、蓄積キャパシタの下部端子37は、画素に隣接する次行用の行導体の一部分を形成することができる。例えば導体層をガラス基板10上に堆積させて、導体パターンを規定するためにウエットエッチングを行うことができる。
【0043】
次にポリマーまたはスピン−オンのゲート誘電層420を堆積させる。明確さ、及び上述の式との一貫性のために、ここでもこの誘電層を「第2」ゲート誘電層と称し、これは厚さd2を有する。ここでも、この第2ゲート絶縁層420はトランジスタの本体を越えて延在し、蓄積キャパシタ36用の誘電層を規定する。
【0044】
次に、窒化シリコンのような無機材料から成る第1ゲート絶縁層440を堆積させる。第1絶縁層400のパターン化の前に、トランジスタの本体を形成するアモルファスシリコン層20を堆積させて、これにより2つの層20、400を、同じマスクを用いて一緒にパターン化して、トランジスタの本体20aを形成する半導体の島を規定する。ここでも、これにより絶縁層400と半導体層20との間の境界面の電気特性が改善される。
【0045】
トランジスタ本体の半導体を無機のゲート誘電層に隣接させて、良品質の接触面を可能にすることが好ましい。しかし本発明を、トランジスタの半導体層に隣接したゲート誘電構造のスピン−オンまたはポリマーで実現することも可能である。
【0046】
エッチング止めプラグ62を、ゲート60の上方に重なり、かつゲート60と整列するようにパターン化して、次にソース及びドレイン電極64、66を堆積させる。またソース及びドレイン電極は、蓄積キャパシタ36の上部接触部38も規定する。図1〜図3を参照して説明した画素構成と同様の方法で表示画素を機能させるために、ソース及びドレインの一方が各行導体と接触し、他方が液晶の接触パッド及び蓄積キャパシタの上部接触部と接触している必要がある。このことを達成する可能な方法は、当業者にとって明らかである。もちろんこの目的のためには、上述した層への追加層が必要となり得る。
【0047】
ここで、ゲート絶縁層の例のための方法で記述した大きさの例を示す。
【0048】
蓄積キャパシタの値と液晶セルの容量との関係は、ディスプレイの設計及び種類によって決まる。透過形ディスプレイについては、蓄積キャパシタがディスプレイの開口スペースを占有するので、蓄積キャパシタはできる限り小さくすべきである。例えば。アモルファスシリコンの透過形ディスプレイについては、Cstore/CLCを1にまで小さくすることができるが、ポリシリコンディスプレイについては、この比は3近くになりがちである。それぞれのディスプレイについて、アパーチャ損失を発生させることなく、蓄積キャパシタを画素の下に置くことができ、4に及ぶ比を用いることができる。
【0049】
εpoly/εinorgの比は選択した誘電層に依存する。第1誘電層をSiNにすればεinorgは約6.4になる。例えばKapton(カプトン)が、利用可能な形態の市販のポリイミドであり、約3.4のεの値を有する。適切なスピン−オンポリマーは、Allied Signal Advanced Microelectronic Materials(AMM)社が製品化したAccuspin(アキュスピン)T-18であり、約2.7の誘電定数を有する。スピン−オン−ガラスの組成を用いれば、ある程度の幅の値が得られる。1つの例は、AMM社からのPSG(燐をドープした酸化膜)スピン−オン−ガラスのAccuglass P-TTY Aシリーズファミリーである。これらは約4.2の誘電定数を示す。
【0050】
これらの種々の可能性の結果として、無機層の厚さに対するスピン−オンまたはガラス層の厚さの比は、主に選択したディスプレイ及び材料の関数として変化する。ポリイミド及び窒化シリコンを選択した場合には、この比はディスプレイの種類に応じて約0.5から約2までの間で変化する。
【0051】
例えば、液晶の容量及び電荷蓄積容量がほぼ同じ値を有する場合には、絶縁層の厚さの比は、絶縁層の誘電率定数の比に逆比例しなければならず、この仮定は透過形アモルファスシリコンディスプレイについてはほぼ正しい。6.4の誘電率を有する窒化シリコン及び3.4の誘電率を有するポリイミドについては、ポリイミド絶縁層が窒化シリコン層の約半分の厚さを有する必要がある。
【0052】
この例では、ポリマー層の厚さを非実用的なまでに薄くすることができ、より高い誘電率定数の第2絶縁層が好適であり、このことはガラス絶縁体を用いて達成することができる。
【0053】
(個々の厚さの比よりもむしろ)2つの誘電層を組合わせた厚さを選択して、所望のトランジスタの動作特性を得ることができる。例えば、SiNの単一ゲート絶縁層を有するTFTについては300nm〜400nmの通常の厚さを用いる。二層ゲート絶縁体の誘電体を、同様のゲート容量を有するように設計することができる。
【0054】
所定のトランジスタの寸法に対しては、厚さ350nmの窒化シリコンのゲート絶縁体の容量は次式のようになる。
【数9】
二層ゲート絶縁体のゲート容量は次式のようになる。
【数10】
これらを組合わせて等式化すると、次式のようになる。
【数11】
【0055】
ポリイミド及び窒化シリコンに対する上述の値については、蓄積及び液晶の容量が等しいと仮定すれば、d1が175nmでありd2が93nmとなる。蓄積の容量が液晶の容量の4倍であると仮定すれば、d1が70nmでありd2が147nmとなる。もちろんこれらの厚さは他でもなく、トランジスタのゲート領域内の層の厚さに関係する。
【0056】
TFT基板の製造に用いる、特定の層に対する種々の変形法は当業者にとって明らかであり、これらの変形法は、前記トランジスタ基板に本発明を用いることを妨げない。
【0057】
本明細書を読めば、他の変更及び変形は当業者にとって明らかである。こうした変更及び変形には、薄膜フィルム回路、半導体デバイス、及びこれらの構成部品を具えた電子デバイスの設計、製造及び使用において既知であり、そして本明細書で既に記述した特徴の代わりに、あるいはこれらの特徴に加えて用いることのできる、同等及び他の特徴を含めることができる。
【0058】
本願では特徴の特定の組合わせについて請求項を作成しているが、明示的にせよ暗示的にせよ、本明細書に開示した新規の特徴または特徴の新規の組合わせ、あるいはこれらを一般化したものも、いずれかの請求項に記載のものと同一の発明に関係するか否かにかかわらず、あるいは本発明が軽減しているのと同じ技術的問題の全部または一部を軽減しているか否かにかかわらず、本願の範疇に含まれることは明らかである。なお本願の出願人は、本願及び本願より派生するさらなる出願の実施中に、こうした特徴及び/またはこうした特徴の組合わせについて、新たな請求項を作成することがある。
【図面の簡単な説明】
【図1】 トップゲートトランジスタを用いたトランジスタ−キャパシタを含む液晶表示デバイスの画素の平面図である。
【図2】 表示デバイスの動作説明用の、液晶表示画素の構成要素を示す図である。
【図3】 図1の液晶ディスプレイをX−X線に沿って見た断面図であり、既知のものを示す。
【図4】 トップゲートトランジスタを用いた、図1の液晶ディスプレイ用の、本発明による第1のトランジスタ基板を示す図である。
【図5】 薄膜フィルムトランジスタの動作特性を示す図である。
【図6】 ボトムゲートトランジスタを用いた、液晶ディスプレイ用の、本発明による第2のトランジスタ基板を示す図である。
Claims (5)
- 各々がスイッチングトランジスタと、容量Cstoreの蓄積キャパシタと、容量CLCの液晶材料とを具えた複数の画素を具えた液晶ディスプレイであって、前記トランジスタが、コプレーナのソース及びドレイン領域とゲート領域とを有する絶縁ゲートスタガ構造と、前記ゲート領域と前記ソース及びドレイン領域との間に存在するゲート絶縁体とを具え、前記蓄積キャパシタが、キャパシタ誘電体によって分離された2つの電極のスタック構造を具えた液晶ディスプレイにおいて、
前記ゲート絶縁体が第1及び第2層を具え、これらの層のうち第2層のみが前記キャパシタまで延在して前記キャパシタ誘電体を規定し、前記画素の各々の充電時定数が、前記キャパシタ誘電体を規定する前記第2層の厚さの一次変化に対して不変であり、前記第1層の厚さd1及び前記第2層の厚さd2が、次式の関係:d2=(Cstore/CLC)・(ε2/ε1)・d1
ここに、ε1及びε2はそれぞれ、前記第1及び第2層の誘電率定数
を満足するように、前記第1及び前記第2層の厚さを選択したことを特徴とする液晶ディスプレイ。 - 前記第1層が無機層で構成され、前記第2層がポリマーまたはスピン−オン層で構成されることを特徴とする請求項1に記載の液晶ディスプレイ。
- 前記第2層がポリイミドで構成されることを特徴とする請求項2に記載の液晶ディスプレイ。
- トランジスタ及びキャパシタのアレイを基板上に設けるステップを具えた液晶ディスプレイの製造方法であって、前記トランジスタが、コプレーナのソース及びドレイン領域と、ゲート領域と、前記ゲート領域と前記ソース及びドレイン領域との間に存在するゲート絶縁体とを有する絶縁ゲートスタガ構造を具え、前記キャパシタが、キャパシタ誘電体によって分離された2つの電極のスタック構造を具えた、液晶ディスプレイの製造方法において、
前記ゲート絶縁体を、第1層及び第2層として堆積させ、前記キャパシタに相当する領域を除くように前記第1層をパターン化して、前記第2層を前記キャパシタに相当する領域まで延在させて、前記キャパシタ誘電体を規定するステップと、
前記トランジスタ基板上に液晶材料を設けるステップとを具え、
前記第1層を厚さd1まで堆積させ、前記第2層を厚さd2まで堆積させ、前記液晶ディスプレイの画素の各々の充電時定数が、前記キャパシタ誘電体を規定する前記第2層の厚さの一次変化に対して不変であるように、前記第1層及び前記第2層の厚さを選択し、
前記キャパシタが容量Cstoreを有し、前記画素の各々が容量CLCの液晶材料に関連し、前記第1層の厚さd1及び前記第2層の厚さd2が、次式の関係:
d2=(Cstore/CLC)・(ε2/ε1)・d1
ここに、ε1及びε2はそれぞれ、前記第1層及び前記第2層の誘電率定数
を満足するように、前記第1層及び前記第2層を堆積させることを特徴とする液晶ディスプレイの製造方法。 - 前記ゲート絶縁体を、真空堆積プロセスによって堆積させた第1層及び非真空プロセスによって堆積させた第2層として堆積させることを特徴とする請求項4に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9928353.3 | 1999-12-01 | ||
GBGB9928353.3A GB9928353D0 (en) | 1999-12-01 | 1999-12-01 | Liquid crystal display and method of manufacture |
PCT/EP2000/011410 WO2001040856A1 (en) | 1999-12-01 | 2000-11-15 | Active matrix substrate for liquid crystal display and method of manufacture for making the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003515790A JP2003515790A (ja) | 2003-05-07 |
JP4951181B2 true JP4951181B2 (ja) | 2012-06-13 |
Family
ID=10865479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001542263A Expired - Fee Related JP4951181B2 (ja) | 1999-12-01 | 2000-11-15 | 液晶ディスプレイ用のアクティブマトリクス基板及びその製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6894736B2 (ja) |
EP (1) | EP1166174B1 (ja) |
JP (1) | JP4951181B2 (ja) |
KR (1) | KR100787140B1 (ja) |
DE (1) | DE60002188T2 (ja) |
GB (1) | GB9928353D0 (ja) |
WO (1) | WO2001040856A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7075502B1 (en) | 1998-04-10 | 2006-07-11 | E Ink Corporation | Full color reflective display with multichromatic sub-pixels |
AU3987299A (en) | 1998-05-12 | 1999-11-29 | E-Ink Corporation | Microencapsulated electrophoretic electrostatically-addressed media for drawing device applications |
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KR100659761B1 (ko) | 2004-10-12 | 2006-12-19 | 삼성에스디아이 주식회사 | 반도체소자 및 그 제조방법 |
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-
1999
- 1999-12-01 GB GBGB9928353.3A patent/GB9928353D0/en not_active Ceased
-
2000
- 2000-11-15 WO PCT/EP2000/011410 patent/WO2001040856A1/en active IP Right Grant
- 2000-11-15 KR KR1020017009622A patent/KR100787140B1/ko not_active IP Right Cessation
- 2000-11-15 JP JP2001542263A patent/JP4951181B2/ja not_active Expired - Fee Related
- 2000-11-15 DE DE60002188T patent/DE60002188T2/de not_active Expired - Lifetime
- 2000-11-15 EP EP00985051A patent/EP1166174B1/en not_active Expired - Lifetime
- 2000-12-01 US US09/728,189 patent/US6894736B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
EP1166174B1 (en) | 2003-04-16 |
KR100787140B1 (ko) | 2007-12-21 |
GB9928353D0 (en) | 2000-01-26 |
EP1166174A1 (en) | 2002-01-02 |
WO2001040856A1 (en) | 2001-06-07 |
US20010008434A1 (en) | 2001-07-19 |
DE60002188D1 (de) | 2003-05-22 |
KR20010101885A (ko) | 2001-11-15 |
US6894736B2 (en) | 2005-05-17 |
DE60002188T2 (de) | 2004-01-08 |
JP2003515790A (ja) | 2003-05-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070202 |
|
A621 | Written request for application examination |
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|
RD03 | Notification of appointment of power of attorney |
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|
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20081201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100910 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111220 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20111228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120312 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |