KR100464205B1 - 박막 트랜지스터 표시소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시소자 및 그 제조방법에 관한 것으로, 종래 박막 트랜지스터 및 그 제조방법은 박막 트랜지스터의 액티브를 비저항이 큰 비정질실리콘의 단일층으로 형성함으로써, 채널영역의 비저항이 크고, 각 층간의 접촉저항이 커 박막 트랜지스터의 동작시 채널영역에서의 전하의 이동도가 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판 상에 형성되는 게이트전극과; 상기 게이트전극 및 기판의 상부전면에 형성되는 게이트절연막과; 상기 게이트절연막의 상부에 형성되며 비정질실리콘층, 저농도 n형 불순물이 도핑된 n-비정질실리콘층 및 고농도 n형 불순물이 도핑된 n+비정질실리콘층의 적층으로 구성되는 반도체층; 상기 반도체층상에 형성되는 소스 및 드레인 전극과; 상기 구조의 상부전면에 위치하는 패시베이션막과; 상기 패시베이션막 상에 형성되는 픽셀전극으로 구성되어 액티브를 비저항이 연속적으로 변화되는 다층의 구조로 형성함으로써, 채널영역의 비저항을 줄이고, 소스 및 드레인과 하부의 비정질실리콘과의 접촉저항을 줄여, 전하의 이동도를 증가시키는 효과가 있다.

Description

박막 트랜지스터 표시소자 및 그 제조방법{TFT-LCD AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시소자 및 그 제조방법에 관한 것으로, 특히 액티브를 비저항이 연속적으로 변화되는 층으로 형성하여 비저항 및 접촉저항을 감소시켜 박막 트랜지스터 표시소자의 전기적인 특성을 향상시키는데 적당하도록 한 박막 트랜지스터 표시소자 및 그 제조방법에 관한 것이다.
일반적으로, 박막 트랜지스터 표시소자에 구비된 박막 트랜지스터는 게이트전극이 하부측에 위치하며, 비정질실리콘과 고농도 엔(N)형 이온이 도핑된 비정질실리콘이 적층된 액티브를 형성하고, 그 액티브의 상부측에 소스와 드레인을 형성하고, 그 고농도 엔형 이온이 도핑된 비정질실리콘의 일부를 식각하여 채널영역을 형성하도록 구성되며, 이와 같은 종래 박막 트랜지스터 표시소자를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1b는 종래 박막 트랜지스터 표시소자 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정으로 패터닝하여 상기 유리기판(1)의 상부일부에 게이트전극(2)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 게이트절연막(3)과 비정질실리콘(4), n+비정질실리콘(5)을 순차적으로 증착하고, 그 n+비정질실리콘(5)과 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 그 주변일부에 대향하는 게이트절연막(3)의 상부에 액티브를 형성하는 단계(도1b)와; 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 패터닝하여 상기 액티브의 중앙부에서 상호 소정거리 이격되며, 그 액티브의 측면 까지 이르는 소스와 드레인(6)을 형성함과 아울러 그 소스와 드레인(6) 사이의 n+비정질실리콘(5)을 식각하여 채널영역을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시키는 단계(도1d)와; 상기 구조의 상부전면에 ITO를 증착하고, 패터닝하여 상기 노출된 드레인(6)에 접속되며, 액티브가 형성되지 않은 게이트절연막(3)의 상부에 위치하는 픽셀전극(8)을 형성하는 단계(도1e)로 구성된다.
이하, 상기와 같이 구성된 종래 박막 트랜지스터 표시소자의 하판 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부에 비정질실리콘(4)과 n+비정질실리콘(5)을 순차적으로 증착한다.
그 다음, 사진식각공정을 통해 상기 n+비정질실리콘(5)과 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 게이트전극(2)의 주변일부에 대향하는 게이트절연막(3) 상에 액티브를 형성한다.
이와 같이 형성되는 액티브는 그 비정질실리콘(4)의 비저항이 크며, 액티브와 이후에 형성될 소스 및 드레인인 금속층과의 접촉저항의 감소를 위해 n+비정질실리콘(5)을 사용한다.
상기 2중구조의 액티브는 그 비저항이 커서 전류의 손실이 크고, 소비전력이 증가하는 문제점을 나타낸다.
그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정으로 상기 증착된 금속을 패터닝하여 상기 n+비정질실리콘(5)의 상부중앙에서 채널영역만큼 이격되며, 상기 n+비정질실리콘(5)의 측면과 그 측면의 게이트절연막(3) 상부의 소정면적까지 위치하는 소스와 드레인(6)을 형성한다.
그 다음, 상기 소스와 드레인(6)의 사이에 노출되어 있는 n+비정질실리콘(5)을 식각하여 그 하부의 비정질실리콘(4)을 노출시켜 채널영역을 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(7)을 증착하고, 사진식각공정을 통해 상기 패시베이션막(7)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시킨다.
그 다음, 도1e에 도시한 바와 같이 상기구조의 상부전면에 투명한 도전체인 ITO를 증착하고, 사진식각공정으로 패터닝하여 상기 패시베이션막(7)에 형성한 콘택홀을 통해 상기 드레인(6)에 접속됨과 아울러 그 액티브의 측면에 유리기판(1),게이트절연막(3), 패시베이션막(7)이 순차증착된 평탄한 영역에 위치하는 픽셀전극(8)을 형성한다.
도2는 종래 박막 트랜지스터 표시소자의 소스 및 드레인(6) 사이의 저항 등가회로도로서, 이에 도시한 바와 같이 소스(S)와 드레인(D)의 사이에는 n+비정질실리콘(5)의 저항(R n+)이 두개, 비정질실리콘(4)의 저항(R a-si)이 두개, 접촉저항(R inter)이 하나가 각각 직렬접속되는 형태를 나타낸다.
이때 비정질실리콘의 저항(R a-si)은 그 값이 상대적으로 큰 값이며, 그 비정질실리콘(4)에 형성되는 채널영역 또한 비저항이 커 전하의 이동도가 감소하며, 이에 따라 원하는 양의 전하를 픽셀전극(8)에 인가하기 위해서는 상대적으로 고전압을 사용해야 함으로써, 박막 트랜지스터 표시소자의 소비전력이 증가하게 된다.
상기한 바와 같이 종래 박막 트랜지스터 표시소자 및 그 제조방법은 박막 트랜지스터의 액티브를 비저항이 큰 비정질실리콘의 단일층으로 형성함으로써, 채널영역의 비저항이 크고, 각 층간의 접촉저항이 커 박막 트랜지스터의 동작시 채널영역에서의 전하의 이동도가 감소하는 문제점이 있으며, 이에 따라 원하는 전하의 이동도를 확보하기 위해서는 상대적으로 고전압을 인가해야 함으로써, 소비전력이 증가하는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 채널영역에서의 비저항을 감소시키며, 각 층간의 접촉저항을 감소시킬 수 있는 박막 트랜지스터 표시소자 및 그 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1e는 종래 박막 트랜지스터 표시소자 제조공정 수순단면도.
도2는 도1a 내지 도1e를 통해 제조한 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도.
도3a 내지 도3e는 본 발명 박막 트랜지스터 표시소자 제조공정의 일실시 예를 나타내는 수순단면도.
도4는 도3a 내지 도3e를 통해 제조한 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도.
도5a 내지 도5e는 본 발명 박막 트랜지스터 표시소자 제조공정의 일실시 예를 나타내는 수순단면도.
도6은 도5a 내지 도5e를 통해 제조한 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도.
도7a 내지 도7e는 본 발명 박막 트랜지스터 표시소자 제조공정의 일실시 예를 나타내는 수순단면도.
도8은 도7a 내지 도7e를 통해 제조한 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도.
*도면의 주요 부분에 대한 부호의 설명*
1:유리기판 2:게이트전극
3:게이트절연막 4:비정질실리콘층
5:(다층의)n+비정질실리콘(층) 6:소스 및 드레인
7:패시베이션막 8:픽셀전극
9:n-비정질실리콘 10:다층의 n-비정질실리콘층
상기와 같은 목적은 기판상에 위치하는 게이트전극과; 상기 게이트전극 및 유리기판의 상부전면에 위치하는 게이트절연막과; 상기 게이트절연막의 상부에 위치하며 비정질실리콘층, 저농도 n형 불순물이 도핑된 n-비정질실리콘층 및 고농도 n형 불순물이 도핑된 n+비정질실리콘층의 적층으로 구성되는 액티브층과; 상기 액티브층상에 위치하는 소스 및 드레인과; 상기 구조의 상부전면에 위치하는 패시베이션막과; 상기 패시베이션막에 형성된 콘택홀을 통해 상기 드레인에 접속되는 픽셀전극으로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3e는 본 발명의 박막 트랜지스터 표시소자 제조방법의 일실시 예를 나타내는 수순단면도로써, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정으로 패터닝하여 상기 유리기판(1)의 상부일부에 게이트전극(2)을 형성하는 단계(도3a)와; 상기 구조의 상부전면에 게이트절연막(3)과 비정질실리콘(4), n-비정질실리콘(9), n+비정질실리콘(5)을 순차적으로 증착하고, 그 n+비정질실리콘(5)과 n-비정질실리콘(9), 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 그 주변일부에 대향하는 게이트절연막(3)의 상부에 액티브를 형성하는 단계(도3b)와; 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 패터닝하여 상기 액티브의 중앙부에서 상호 소정거리 이격되며, 그 액티브의 측면 까지 이르는 소스와 드레인(6)을 형성함과 아울러 그 소스와 드레인(6) 사이의 n+비정질실리콘(5)을 식각하여 채널영역을 형성하는 단계(도3c)와; 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시키는 단계(도3d)와; 상기 구조의 상부전면에 ITO를 증착하고, 패터닝하여 상기 노출된 드레인(6)에 접속되며, 액티브가 형성되지 않은 게이트절연막(3)의 상부에 위치하는 픽셀전극(8)을 형성하는 단계(도3e)로 구성된다.
이하, 상기와 같이 구성된 본 발명의 일실시예를 좀 더 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.
그 다음, 도3b에 도시한 바와 같이 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부에 비정질실리콘(4)과 n-비정질실리콘(9), n+비정질실리콘(5)을 순차적으로 증착한다.
그 다음, 사진식각공정을 통해 상기 n+비정질실리콘(5)과 n-비정질실리콘(9) 및 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 게이트전극(2)의 주변일부에 대향하는 게이트절연막(3) 상에 액티브를 형성한다.
이와 같이 형성되는 액티브는 그 비정질실리콘(4)과 n-비정질실리콘(9)이 적층된 이중 구조이며, 액티브와 이후에 형성될 소스 및 드레인인 금속층과의 접촉저항의 감소를 위해 n+비정질실리콘(5)을 사용한다. 이와 같이 n-비정질실리콘(9)을 사용하면 채널영역이 n-비정질실리콘(9)에 형성되어 채널영역의 비저항을 감소시켜 전하의 이동도를 향상시킬 수 있게 된다.
또한, n+비정질실리콘(5)과의 접촉저항 또한 줄일 수 있게 되어 소스와 드레인 사이의 저항을 줄일 수 있으며, 상기 비정질실리콘(4)의 두께는 소자의 동작을 위해 최소 500Å의 두께 이상이 되도록 한다.
그 다음, 도3c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정으로 상기 증착된 금속을 패터닝하여 상기 n+비정질실리콘(5)의 상부중앙에서 채널영역만큼 이격되며, 상기 n+비정질실리콘(5)의 측면과 그 측면의 게이트절연막(3) 상부의 소정면적까지 위치하는 소스와 드레인(6)을 형성한다.
그 다음, 상기 소스와 드레인(6)의 사이에 노출되어 있는 n+비정질실리콘(5)을 식각하여 그 하부의 n-비정질실리콘(9)을 노출시켜 채널영역을 형성한다.
그 다음, 도3d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(7)을 증착하고, 사진식각공정을 통해 상기 패시베이션막(7)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시킨다.
그 다음, 도3e에 도시한 바와 같이 상기구조의 상부전면에 투명한 도전체인 ITO를 증착하고, 사진식각공정으로 패터닝하여 상기 패시베이션막(7)에 형성한 콘택홀을 통해 상기 드레인(6)에 접속됨과 아울러 그 액티브의 측면에 유리기판(1), 게이트절연막(3), 패시베이션막(7)이 순차증착된 평탄한 영역에 위치하는 픽셀전극(8)을 형성한다.
도4는 상기 도3a 내지 도3e를 통해 제조된 본 발명 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도로서, 이에 도시한 바와 같이 소스(S)와 드레인(D)의 사이에는 n+비정질실리콘(5)의 저항(Rn+) 두개, n-비정질실리콘(9)의 저항(Rn-) 두개, 비정질실리콘(4)의 저항(Ra-si) 두개, 접촉저항(Rinter)이 하나가 각각 직렬접속되는 형태를 나타낸다.
이와 같은 등가저항은 종래에 비하여 n-비정질실리콘(9)의 저항(Rn-)이 두개 증가한 것으로 보이나, 비저항이 큰 비정질실리콘(4)의 일부를 비저항이 상대적으로 작은 n-비정질실리콘(9)으로 대체한 것으로, 각 저항의 총합은 오히려 감소하게 된다.
뿐만 아니라 n+비정질실리콘(5)과 n-비정질실리콘(9)의 접촉저항 또한 줄어들게 되어 접촉저항(Rinter)이 감소하게 되어 소스 및 드레인 사이의 저항값은 줄어들게 된다.
그리고, 채널영역자체가 종래에는 비저항이 큰 비정질실리콘(4)에 형성되나, 본 발명에서는 n-비정질실리콘(9)에 형성되어 그 채널영역의 저항도 줄어들게 되어 전하의 이동도가 향상되며, 동일한 전하의 이동특성을 나타내기 위해서는 상대적으로 적은 게이트전압을 인가하게 되어 소비전력이 감소하게 된다.
또한, 도5a 내지 도5e는 본 발명의 다른 실시예도로서, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정으로 패터닝하여 상기 유리기판(1)의 상부일부에 게이트전극(2)을 형성하는 단계(도5a)와; 상기 구조의 상부전면에 게이트절연막(3)과 비정질실리콘(4), 저농도 n형 이온의 도핑농도가 하부로 갈수록 낮아지도록 연속적으로 변화하는 다층의 n-비정질실리콘층(10), n+비정질실리콘(5)을 순차적으로 증착하고, 그 n+비정질실리콘(5)과 다층의 n-비정질실리콘층(10), 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 그 주변일부에 대향하는 게이트절연막(3)의 상부에 액티브를 형성하는 단계(도5b)와; 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 패터닝하여 상기 액티브의 중앙부에서 상호 소정거리 이격되며, 그 액티브의 측면 까지 이르는 소스와 드레인(6)을 형성함과 아울러 그 소스와 드레인(6) 사이의 n+비정질실리콘(5)을 식각하여 채널영역을 형성하는 단계(도5c)와; 상기 구조의 상부전면에 패시베이션막(8)을 증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시키는 단계(도5d)와; 상기 구조의 상부전면에 ITO를 증착하고, 패터닝하여 상기 노출된 드레인(6)에 접속되며, 액티브가 형성되지 않은 게이트절연막(3)의 상부에 위치하는 픽셀전극(8)을 형성하는 단계(도5e)로 구성된다.
이하, 상기와 같이 구성된 본 발명의 일실시예를 좀 더 상세히 설명한다.
먼저, 도5a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.
그 다음, 도5b에 도시한 바와 같이 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부에 비정질실리콘(4)과 다층의 n-비정질실리콘층(10), n+비정질실리콘(5)을 순차적으로 증착한다.
이때, 상기 비정질실리콘층(4)은 그 두께가 500Å이상이 되도록 하며, 상기 다층의 n-비정질실리콘층(10)은 최상층의 도핑농도가 가장높고, 최하층의 도핑농도가 가장 낮은 방향으로 다층의 박막을 순차적으로 적층하여 형성한다.
그 다음, 사진식각공정을 통해 상기 n+비정질실리콘(5)과 다층의 n-비정질실리콘층(10) 및 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 게이트전극(2)의 주변일부에 대향하는 게이트절연막(3) 상에 액티브를 형성한다.
이와 같이 형성되는 액티브는 그 비정질실리콘(4)과 다층의 n-비정질실리콘층(10)이 적층된 다층 구조이며, 액티브와 이후에 형성될 소스 및 드레인인 금속층과의 접촉저항의 감소를 위해 n+비정질실리콘(5)을 사용한다. 이와 같이 비저항이 하부로 부터 상부측으로 갈수록 도핑농도가 증가하는 n-비정질실리콘층(10)을 사용하면 채널영역이 도핑농도가 상대적으로 높은 n-비정질실리콘에 형성되어 채널영역의 비저항을 감소시켜 전하의 이동도를 향상시킬 수 있게 된다.
또한, n+비정질실리콘(5)과의 접촉저항 및 비정질실리콘(4)과의 접촉저항 또한 줄일 수 있게 되어 소스와 드레인 사이의 저항을 줄일 수 있게 되며, 그 다층의 n-비정질실리콘층(10)의 저항도 상기 도3a 내지 도3e에 표시한 본 발명의 일실시예에 비하여 그 저항을 줄일 수 있게 된다.
그 다음, 도5c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정으로 상기 증착된 금속을 패터닝하여 상기 n+비정질실리콘(5)의 상부중앙에서 채널영역만큼 이격되며, 상기 n+비정질실리콘(5)의 측면과 그 측면의 게이트절연막(3) 상부의 소정면적까지 위치하는 소스와 드레인(6)을 형성한다.
그 다음, 상기 소스와 드레인(6)의 사이에 노출되어 있는 n+비정질실리콘(5)을 식각하여 그 하부의 다층의 n-비정질실리콘층(10)의 최상층을 노출시켜 채널영역을 형성한다.
그 다음, 도5d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(7)을 증착하고, 사진식각공정을 통해 상기 패시베이션막(7)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시킨다.
그 다음, 도5e에 도시한 바와 같이 상기구조의 상부전면에 투명한 도전체인 ITO를 증착하고, 사진식각공정으로 패터닝하여 상기 패시베이션막(7)에 형성한 콘택홀을 통해 상기 드레인(6)에 접속됨과 아울러 그 액티브의 측면에 유리기판(1), 게이트절연막(3), 패시베이션막(7)이 순차증착된 평탄한 영역에 위치하는 픽셀전극(8)을 형성한다.
도6은 상기 도5a 내지 도5e를 통해 제조된 본 발명 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도로서, 이에 도시한 바와 같이 소스(S)와 드레인(D)의 사이에는 n+비정질실리콘(5)의 저항(Rn+) 한쌍, 다층의 n-비정질실리콘층(10))의 저항(Rn1-~Rnn-) 한쌍, 비정질실리콘(4)의 저항(Ra-si) 한쌍, 접촉저항(Rinter) 하나가 각각 직렬접속되는 형태를 나타낸다.
이와 같은 등가저항은 종래에 비하여 다층의 n-비정질실리콘층(10)의 저항(Rn1-~Rnn-)이 각각 한쌍씩 증가한 것으로 보이나, 비저항이 큰 비정질실리콘(4)의 일부를 비저항이 상대적으로 작은 다층의 n-비정질실리콘층(10)으로 대체한 것으로, 각 저항의 총합은 오히려 감소하게 되며, n+비정질실리콘(5)과 다층의 n-비정질실리콘층(10)의 최상층 사이의 접촉저항감소와 다층의 n-비정질실리콘층(10)의 최하층과 비정질실리콘(4) 사이의 접촉저항이 감소되어,접촉저항(Rinter)이 값이 감소하게 된다.
이와 같은 비저항의 감소에 의해 소스 및 드레인 사이의 저항값은 줄어들게 되며, 채널영역자체가 저농도 영역에서는 상대적으로 도핑농도가 높은 다층의 n-비정질실리콘층(10)의 최상층에 형성되므로, 채널영역의 저항도 줄어들게 되어 전하의 이동도가 향상된다.
도7a 내지 도7e는 본 발명의 다른 실시예도로서, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정으로 패터닝하여 상기 유리기판(1)의 상부일부에 게이트전극(2)을 형성하는 단계(도7a)와; 상기 구조의 상부전면에 게이트절연막(3)과 비정질실리콘(4), 저농도 n형 이온의 도핑농도가 하부로 갈수록 낮아지도록 연속적으로 변화하는 다층의 n-비정질실리콘층(10), 고농도 n형 이온의 도핑농도가 하부로 갈수록 낮아지도록 연속적으로 변화하는 다층의 n+비정질실리콘층(5)을 순차적으로 증착하고, 그 다층의 n+비정질실리콘층(5)과 다층의 n-비정질실리콘층(10), 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 그 주변일부에 대향하는 게이트절연막(3)의 상부에 액티브를 형성하는 단계(도7b)와; 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 패터닝하여 상기 액티브의 중앙부에서 상호 소정거리 이격되며, 그 액티브의 측면 까지 이르는 소스와 드레인(6)을 형성함과 아울러 그 소스와 드레인(6) 사이의 다층의 n+비정질실리콘층(5)을 식각하여 채널영역을 형성하는 단계(도7c)와; 상기 구조의 상부전면에 패시베이션막(8)을증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시키는 단계(도7d)와; 상기 구조의 상부전면에 ITO를 증착하고, 패터닝하여 상기 노출된 드레인(6)에 접속되며, 액티브가 형성되지 않은 게이트절연막(3)의 상부에 위치하는 픽셀전극(8)을 형성하는 단계(도7e)로 구성된다.
이하, 상기와 같이 구성된 본 발명의 일실시예를 좀 더 상세히 설명한다.
먼저, 도7a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.
그 다음, 도7b에 도시한 바와 같이 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부에 비정질실리콘(4)과 다층의 n-비정질실리콘층(10), 다층의 n+비정질실리콘층(5)을 순차적으로 증착한다.
이때, 상기 비정질실리콘층(4)은 그 두께가 500Å이상이 되도록 하며, 상기 다층의 n-비정질실리콘층(10)은 최상층의 도핑농도가 가장 높고, 최하층의 도핑농도가 가장 낮은 방향으로 다층의 박막을 순차적으로 적층하며, 다층의 n+비정질실리콘층(5)역시 최상층의 도핑농도가 가장 낮게 되도록 연속적으로 도핑농도가 변화하는 다층의 박막을 증착하여 형성한다.
그 다음, 사진식각공정을 통해 상기 다층의 n+비정질실리콘층(5)과 다층의n-비정질실리콘층(10) 및 비정질실리콘(4)을 패터닝하여 상기 게이트전극(2)과 게이트전극(2)의 주변일부에 대향하는 게이트절연막(3) 상에 액티브를 형성한다.
이와 같이 형성되는 액티브는 그 비정질실리콘(4)과 다층의 n-비정질실리콘층(10)이 적층된 다층 구조이며, 액티브와 이후에 형성될 소스 및 드레인인 금속층과의 접촉저항의 감소 및 다층의 n-비정질실리콘층(10)과의 접촉저항 감소를 위해 다층의 n+비정질실리콘층(5)을 사용한다. 이와 같이 비저항이 하부로 부터 상부측으로 갈수록 도핑농도가 증가하는 n-비정질실리콘층(10)을 사용하면 채널영역이 도핑농도가 상대적으로 높은 n-비정질실리콘에 형성되어 채널영역의 비저항을 감소시켜 전하의 이동도를 향상시킬 수 있게 된다.
또한, 상기 다층의 n+비정질실리콘층(5)을 사용함으로써, 소스 및 드레인(6)과의 접촉저항의 감소와 다층의 n-비정질실리콘층(10)과의 접촉저항을 줄일 수 있게 된다.
그 다음, 도7c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정으로 상기 증착된 금속을 패터닝하여 상기 다층의 n+비정질실리콘층(5)의 상부중앙에서 채널영역만큼 이격되며, 상기 다층의 n+비정질실리콘층(5) 측면과 그 측면의 게이트절연막(3) 상부의 소정면적까지 위치하는 소스와 드레인(6)을 형성한다.
그 다음, 상기 소스와 드레인(6)의 사이에 노출되어 있는 다층의 n+비정질실리콘층(5)을 식각하여 그 하부의 다층의 n-비정질실리콘층(10)의 최상층을 노출시켜 채널영역을 형성한다.
그 다음, 도7d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(7)을 증착하고, 사진식각공정을 통해 상기 패시베이션막(7)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시킨다.
그 다음, 도7e에 도시한 바와 같이 상기구조의 상부전면에 투명한 도전체인 ITO를 증착하고, 사진식각공정으로 패터닝하여 상기 패시베이션막(7)에 형성한 콘택홀을 통해 상기 드레인(6)에 접속됨과 아울러 그 액티브의 측면에 유리기판(1), 게이트절연막(3), 패시베이션막(7)이 순차증착된 평탄한 영역에 위치하는 픽셀전극(8)을 형성한다.
도8은 상기 도7a 내지 도7e를 통해 제조된 본 발명 박막 트랜지스터 표시소자의 소스와 드레인 사이의 등가저항회로도로서, 이에 도시한 바와 같이 소스(S)와 드레인(D)의 사이에는 다층의 n+비정질실리콘층(5)의 저항(Rn1+~Rnn+) 한쌍, 다층의 n-비정질실리콘층(10))의 저항(Rn1-~Rnn-) 한쌍, 비정질실리콘(4)의 저항(Ra-si) 한쌍, 접촉저항(Rinter) 하나가 각각 직렬접속되는 형태를 나타낸다.
이와 같은 등가저항은 종래에 비하여 다층의 n+비정질실리콘층(5)의저항(Rn1+~Rnn+) 각각 한쌍, 다층의 n-비정질실리콘층(10)의 저항(Rn1-~Rnn-)이 각각 한쌍씩 증가한 것으로 보이나, 비저항이 큰 비정질실리콘(4)의 일부를 비저항이 상대적으로 작은 다층의 n-비정질실리콘층(10)으로 대체하고, 금속인 소스 및 드레인(6)과 다층의 n-비정질실리콘층(10)과의 접촉저항을 줄이기 위해 다층의 n+비정질실리콘층(5)을 사용하는 것으로, 각 저항의 총합은 오히려 감소하게 되며, 접촉저항 또한 감소하게 된다.
상기한 바와 같이 본 발명은 액티브를 비저항이 연속적으로 변화되는 다층의 구조로 형성함으로써, 채널영역의 비저항을 줄이고, 소스 및 드레인과 하부의 비정질실리콘과의 접촉저항을 줄여, 전하의 이동도를 증가시킴과 아울러 소비전력을 절감하는 효과가 있다.

Claims (12)

  1. 기판상에 형성되는 게이트전극;
    상기 게이트전극 및 기판의 상부전면에 형성되는 게이트절연막;
    상기 게이트절연막의 상부에 형성되며 비정질실리콘층, 저농도 n형 불순물이 도핑된 n-비정질실리콘층 및 고농도 n형 불순물이 도핑된 n+비정질실리콘층의 적층으로 구성되는 반도체층;
    상기 반도체층 상에 형성되며 채널영역을 사이에 두고 서로 이격되는 소스 및 드레인 전극;
    상기 구조의 상부전면에 위치하는 패시베이션막;
    상기 패시베이션막에 형성된 콘택홀을 통해 상기 드레인전극에 접속되는 픽셀전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시소자.
  2. 제 1항에 있어서, 상기 n-비정질실리콘층은 상부측으로 갈수록 비저항이 낮아지는 복수의 비정질실리콘층의 적층구조인 것을 특징으로 하는 박막 트랜지스터 표시소자.
  3. 제 1항에 있어서, 상기 n+비정질실리콘층은 상부측으로 갈수록 비저항이 낮아지는 복수의 비정질실리콘층의 적층구조인 것을 특징으로 하는 박막 트랜지스터 표시소자.
  4. 제 1항에 있어서, 상기 비정질실리콘층은 그 두께가 500Å이상인 것을 특징으로 하는 박막 트랜지스터 표시소자.
  5. 기판 상에 게이트전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판 전면에 게이트절연층, 비정질실리콘층, n-비정질실리콘층, n+비정질실리콘층을 순차적으로 형성하는 단계;
    상기 n+비정질실리콘층, n-비정질실리콘층 및 비정질실리콘층을 패터닝하여 액티브층을 형성하는 단계;
    상기 액티브층 상에 소스와 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극이 형성된 기판 전면에 패시베이션막을 형성하는 단계;
    상기 패시베이션막 상에 픽셀전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시소자 제조방법.
  6. 제 5항에 있어서, 상기 n-비정질실리콘층 형성단계는 비저항이 순차로 감소하는 다층의 n-비정질실리콘층 형성단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시소자 제조방법.
  7. 제 5항에 있어서, 상기 n+비정질실리콘층 형성단계는 비저항이 순차로 감소하는 다층의 n+비정질실리콘층 형성단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시소자 제조방법.
  8. 제 5항에 있어서, 상기 비정질실리콘은 그 두께가 500Å이상이 되도록 증착하는 것을 특징으로 하는 박막 트랜지스터 표시소자 제조방법.
  9. 제 5항에 있어서, 상기 소스 및 드레인 전극을 형성하는 단계는
    액티브층상에 금속박막을 형성하는 단계;
    상기 액티브층의 중앙이 노출되도록 금속박막을 제거하는 단계;
    상기 노출된 액티브층상의 n+비정질실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 표시소자 제조방법.
  10. 제 5항에 있어서, 상기 픽셀전극을 형성하는 단계는
    상기 패시베이션막 상에 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 패시베이션막 상에 ITO막을 형성하는 단계;
    상기 ITO막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 표시소자 제조방법.
  11. 제 6항에 있어서, 상기 비저항이 순차로 감소하는 다층의 n-비정질실리콘층 형성단계는 도핑농도가 순차로 증가하는 불순물 이온 주입단계로 이루어 지는 것을 특징으로 하는 박막트랜지스터 표시소자 제조방법.
  12. 제 7항에 있어서, 상기 비저항이 순차로 감소하는 다층의 n+비정질실리콘층 형성단계는 도핑농도가 순차로 증가하는 불순물 이온 주입단계로 이루어 지는 것을 특징으로 하는 박막트랜지스터 표시소자 제조방법.
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