JP2003515790A - 液晶ディスプレイ用のアクティブマトリクス基板及びその製造方法 - Google Patents

液晶ディスプレイ用のアクティブマトリクス基板及びその製造方法

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Abstract

(57)【要約】 絶縁ゲートスタガＴＦＴ、及び各トランジスタに関連するキャパシタ(36)を具えた液晶ディスプレイ用のトランジスタ基板に関するものである。ゲート絶縁体(400、420)は、第１無機層(400)、及び第２ポリマーまたはスピン−オン−ガラス層(420)を具え、これらの層のうちポリマーまたはスピン−オン−ガラス層(420)のみがキャパシタ(36)まで延在して、キャパシタの誘電体を規定する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明はアクティブマトリクス液晶ディスプレイに関するものであり、特にこ
うしたディスプレイの製造用に適したトランジスタ基板に関するものである。本
発明は特に、トランジスタ及びこれに関連する電荷蓄積キャパシタをディスプレ
イの画素毎に設けた、液晶ディスプレイ用のトランジスタ基板に関するものであ
る。アクティブマトリクス液晶ディスプレイでは、薄膜フィルムトランジスタ（
ＴＦＴ）を通常採用する。
【０００２】 （従来技術） フラットパネル液晶ディスプレイ用のスイッチング素子を形成するために使用
されるＴＦＴのアレイを改良することには、大きな関心が置かれている。これら
のＴＦＴデバイスを、アモルファスまたは多結晶の半導体フィルムの一部分で製
造して、トランジスタデバイスの本体を形成することができる。薄膜フィルムト
ランジスタは絶縁ゲート構造を規定し、ゲート絶縁体については、これを蓄積キ
ャパシタまで拡張して、このキャパシタの誘電体を形成することが知られている
。
【０００３】 また２層ゲート絶縁構造を設けることも既知である。これにより、トランジス
タの半導体本体に隣接した絶縁層を、トランジスタの半導体本体のパターン化と
一緒にパターン化することが可能になる。半導体層と、これに隣接するゲート絶
縁層との境界面の電気的性質が改善される。例えばトップゲートＴＦＴの場合に
は、シリコン層をパターン化して個別のＴＦＴのシリコン領域を形成する前に、
トランジスタ本体を規定すべきシリコン層上に下部ゲート絶縁層を堆積させる。
【０００４】 またゲート絶縁層のうちの１つを画素の電荷蓄積キャパシタまで拡張して、誘
電層を規定することも既知であり、このことは、ゲート絶縁体の厚さ及びキャパ
シタ誘電体層の厚さを独立して設定することを可能にする。特開平４−２１９７
３６号には、この種のトランジスタ−キャパシタの構成が開示されている。
【０００５】 ２層を異ならせてパターン化した２層ゲート絶縁構造を使用することの１つの
問題は、別々の真空堆積プロセスが必要であり、トランジスタ基板の製造におい
て追加的な処理ステップが発生するということである。
【０００６】 （発明の開示） 本発明の第１の要点によれば、ほぼコプレーナ（共平面）のソース及びドレイ
ン領域とゲート領域とを有する絶縁ゲートスタガ（千鳥配置）構造を具えた基板
上のトランジスタと、これらのゲート領域とソース及びドレイン領域との間に存
在するゲート絶縁体と、トランジスタに関連し、かつトランジスタに隣接して存
在する、キャパシタ誘電体によって分離された２つの電極のスタック構造で構成
されるキャパシタとを具えた、液晶ディスプレイ用のトランジスタ基板において
、前記ゲート絶縁体が第１無機層と、第２ポリマーまたはスピン−オン（塗布）
−ガラス層とを具え、これらの層のうちポリマーまたはスピン−オン−ガラス層
のみがキャパシタまで延在してキャパシタ誘電体を規定する。
【０００７】 ポリマーまたはスピン−オン−ガラス層を第２ゲート絶縁層として使用するこ
とにより、ゲート絶縁構造の生産における２つの真空堆積ステップ必要性を回避
することができる。
【０００８】 ポリマーまたはスピン−オン−ガラス層の使用で存在しうる１つの問題は、真
空プロセスを用いて堆積させた無機層に比べて、フィルムの均一性が精密に制御
可能でないということである。従って、トランジスタ及びトランジスタ基板のキ
ャパシタを具えた液晶ディスプレイの各画素の充電時定数が、キャパシタ誘電体
を規定するポリマーまたはスピン−オン−ガラスの第２層の厚さの一次変化に対
して不変であるように、第１層及び第２層の厚さを選択することが好ましい。こ
のことは、画素特性が、ポリマーまたはスピン−オン−ガラス層の厚さの変化に
ほぼ依存しないことを保証する。
【０００９】 特に、各画素が容量Ｃstoreのキャパシタを具え、かつ容量ＣLCのキャパシタ
ンスを有する液晶材料に関連し、無機層の厚さｄinorg及びポリマーまたはスピ
ン−オン−ガラス層の厚さｄpolyを、次式の関係をほぼ満たすように選択するこ
とが好ましい。 ｄpoly＝(Ｃstore/ＣLC)・(εpoly/εinorg)・ｄinorg ここでεpoly及びεinorgはそれぞれ、ポリマーまたはスピン−オン−ガラス
層及び無機層の誘電率定数である。
【００１０】 ポリマーゲート絶縁層の使用は、英国特許第2311653号に記載されており、そ
の内容は参考文献として本明細書に含める。
【００１１】 本発明の第２の要点によれば、各々がスイッチングトランジスタ、容量Ｃstor e のキャパシタ、及び容量ＣLCの液晶材料から構成される複数の画素を具えた液
晶ディスプレイであり、前記トランジスタが、ほぼコプレーナのソース及びドレ
イン領域と、ゲート領域と、このゲート領域とこのソース及びドレイン領域との
間に存在するゲート絶縁体とを有する絶縁ゲートスタガ構造を具え、前記キャパ
シタが、キャパシタ誘電体によって分離された２つの電極のスタック構造で構成
される液晶ディスプレイにおいて、前記ゲート絶縁体が第１及び第２層から成り
、これらの層のうち第２層のみが前記キャパシタまで延在してキャパシタ誘電体
を規定し、各画素の誘電時定数が、キャパシタ誘電体を規定する第２層の厚さの
一次変化に対して不変であるように、前記第１層及び第２層の厚さを選択する。
【００１２】 ゲート絶縁体を規定する２枚のフィルムの性質とは無関係に、この要点による
液晶ディスプレイは、キャパシタ誘電体の厚さの一次変化に対して画素応答が不
変であるようにすることができる。
【００１３】 この目的のために、第１層の厚さｄ1及び第２層の厚さｄ2が次式の関係を満足
するように、これらの厚さを選択することが好ましい。 ｄ2＝(Ｃstore/ＣLC)・(ε2/ε1)・ｄ1 ここでε1及びε2はそれぞれ第１及び第２層の誘電率定数である。
【００１４】 本発明の第３の要点によれば、基板上にトランジスタ及びキャパシタのアレイ
を設けるステップを具えたトランジスタ基板の製造方法であり、前記トランジス
タが、ほぼコプレーナのソース及びドレイン領域と、ゲート領域と、このゲート
領域とこのソース及びドレイン領域間に存在するゲート絶縁体とを有する絶縁ゲ
ートスタガ構造を具え、前記キャパシタが、キャパシタ誘電体によって分離され
た２つの電極のスタック構造で構成される、トランジスタ基板の製造方法におい
て、前記ゲート絶縁体を第１及び第２層として堆積させ、第１層を真空堆積プロ
セスによって堆積させ、前記キャパシタに相当する領域を除くように第１層をパ
ターン化して、第２層を前記キャパシタに相当する領域まで延在させて、キャパ
シタ誘電体を規定する。
【００１５】 ゲート絶縁層のうちの１つに非真空プロセスを使用することにより、製造プロ
セスが簡略化される。
【００１６】 また本発明は液晶ディスプレイの製造方法を提供するものであり、上述した方
法を用いてトランジスタ基板を製造するステップと、このトランジスタ基板上に
液晶材料を設けるステップとを具えた液晶ディスプレイの製造方法において、前
記第１絶縁体を厚さｄ1まで堆積させて、前記第２層を厚さｄ2まで堆積させて、
各画素の充電時定数が、キャパシタ誘電体を規定する第２層の厚さの一次変化に
対して不変であるように、これらの厚さを選択する。
【００１７】 この目的のために、前記キャパシタがＣstoreの容量を有し、前記各画素が容
量ＣLCの液晶材料に関連するとすれば、前記第１層の厚さｄ1及び前記第２層の
厚さｄ2が次式の関係をほぼ満たすように選択した深さまで、これらの層を堆積
させることが好ましい。 ｄ2＝(Ｃstore/ＣLC)・(ε2/ε1)・ｄ1 ここでε1及びε2はそれぞれ、第１及び第２層の誘電率定数である。
【００１８】 （発明を実施するための最良の形態） 以下、本発明の液晶表示デバイス及び実施例について図面を参照して説明する
。 なお、これらの図は図式的なものであり、一定寸法比で描いたものではない。
これらの図の部品の相対寸法及び均整は、描画の明確さ及び利便性のために、大
きさを誇張または縮小して示している。
【００１９】 本発明によるトランジスタ基板、及び本発明により製造したトランジスタ基板
は、液晶表示デバイスのスイッチング素子を形成することができる。例として図
１に、アクティブマトリクス表示デバイスの１画素の全領域を示し、これに対し
て本発明を適用することができる。画素は、例えば絶縁基板１０上に形成したＩ
ＴＯの電極パターン１１及び１２を具えている。基板１０は、例えばガラスプレ
ートまたはポリマーフィルムのディスプレイの背面板を具えることができる。パ
ターン１１、１２の列導体１１は、マトリクス列内のスイッチングＴＦＴの共通
ソース線を形成する。パターン１１、１２の他の部分１２ａは、ＴＦＴのドレイ
ン電極を形成する。この特定例では、パターン１１、１２の大部分１２が画素電
極１２ｂを形成する。画素電極１２ｂはドレイン電極部分１２ａと統合され、こ
の例では、画素蓄積キャパシタの下部電極を形成する部分１２ｃとも統合され、
上部電極は隣接画素の行導体２５によって規定される。
【００２０】 行導体２５は、行内のＴＦＴの共通ゲート線を形成する。各セルのスイッチン
グＴＦＴは、シリコントランジスタ本体２０ａから成る。図１の例では、これら
の本体２０ａはシリコンフィルムパターンの独立島の形態である。通常、シリコ
ンフィルム２０は例えばアモルファスシリコンである。しかし一部のディスプレ
イ用には、アモルファスシリコンよりもむしろ多結晶シリコンが好適である。
【００２１】 図１に構成要素を示すトランジスタ基板上に液晶材料を設ける。この液晶材料
の上に、接地板を規定する追加的な基板を設ける。この詳細については以下に記
述する。
【００２２】 図２に、図１に示す画素を構成する電気的構成要素を示す。図１を参照して説
明したように、行導体２５をＴＦＴ３０のゲートに接続して、列電極１１をソー
ス電極に結合する。画素上に設けた液晶材料は、トランジスタのドレイン３０と
共通接地面３４との間に延在する液晶セル３２を効果的に規定する。画素蓄積キ
ャパシタ３６を、トランジスタ３０のドレインと画素の次行に関連する行導体２
５ａとの間に接続する。
【００２３】 表示デバイスの動作中には、画素の行に順次、信号を供給する。画素の行を指
定するために、関連する行導体２５に適切な信号を供給して、この画素の行のト
ランジスタ３０をオン状態にする。これにより、列導体１１に供給される表示信
号が液晶セル３２に供給されることが可能になり、その結果、液晶セルが所望の
電圧に充電される。また蓄積キャパシタ３６も充電されて、特定行の指定を完了
してトランジスタ３０がオフ状態になった後までも、液晶セル３２上の信号が一
定に留まることを保証するように、蓄積キャパシタ３６が準備される。画素の行
の指定中には、この画素の後続行の行導体２５ａを接地電位に保持して、蓄積キ
ャパシタ３６が、液晶セル３２の端子間に供給すべき電圧に相当する電圧に充電
されるようにする。
【００２４】 画素の次行を指定すると、行導体２５ａの電圧の増加があり、これがキャパシ
タ３６を通して、液晶セル３２との容量結合によって供給される。しかし、次の
行導体２５ａ上のこの電圧の増加は、１つの行指定期間しか継続せず、その後に
行導体２５ａが接地に戻る。液晶材料は比較的遅い応答時間を有し、これらの瞬
時的な電圧変化には応答しない。
【００２５】 図３に、液晶ディスプレイ用の既知の構造を、図１の線Ｘ−Ｘを通る断面で示
し、これはトップゲートＴＦＴを使用している。ここでは図３に示す既知の液晶
ディスプレイの製造について説明する。ソース及びドレイン電極パターン１１、
１２を基板１０上に設ける。例えばＩＴＯ導電層をガラス基板１０上に堆積させ
てソース及びドレイン電極パターンを規定するために、ウエットエッチングを行
うことができる。シリコンフィルム２０をソース及びドレイン電極パターン１１
、１２上に堆積させて、ＴＦＴのチャネル領域２０ｃを具えたトランジスタ本体
２０ａを設ける。第１ゲート絶縁層４０を半導体層２０上に設けて、第１ゲート
絶縁層４０及び半導体層２０を、同じマスクを用いてパターン化して、トランジ
スタ本体２０ａを規定する半導体の島を規定する。半導体層２０をパターン化す
る前に、第１ゲート絶縁層４０を半導体層２０上に堆積することによって、絶縁
層４０と半導体層２０との間の境界面の電気特性が改善される。
【００２６】 次に、第２ゲート絶縁層である上部ゲート絶縁層４２をアレイ上に堆積させて
、ゲート導体４４を上部ゲート絶縁体４２上に設ける。上部ゲート絶縁層４２は
トランジスタの本体を越えて延在して、蓄積キャパシタ３６の誘電層を規定する
。この蓄積キャパシタ３６は、次の行導体２５ａ及びドレイン電極１２の一部分
１２ｃによって規定される。
【００２７】 これらの層により、液晶ディスプレイ用のトランジスタ基板が完結する。液晶
材料の層５０をトランジスタ基板上に設けて、さらなる基板５２が液晶材料の層
の上に存在する。このさらなる基板５２は、カラーフィルタ５４と共通電極３４
を規定する平板と共に１つの面に設けることができる。偏光板５６を基板５２の
反対側に設ける。
【００２８】 本発明は特にトランジスタ基板に関するものであり、従って、液晶ディスプレ
イの動作及び構成については当業者にとって明らかであるので、これ以上詳細に
説明しない。
【００２９】 図３にはトップ（上部）ゲートの薄膜フィルムトランジスタを表わしているが
、ボトム（底部）ゲートの薄膜フィルムトランジスタを利用することも同等に可
能である。本発明をトップゲートＴＦＴを用いたトランジスタ基板に応用するこ
とについて、まず記述し、次に、ボトムゲートＴＦＴを用いたトランジスタ基板
に応用することについても記述する。図３にはゲート４４を、ソース電極１１と
ドレイン電極１２との間隔未満の幅を有するものとして示してある。チャネル領
域２０ｃとソース電極１１及びドレイン電極１２のそれぞれとの間の半導体層２
０の処理の一部のものが、半導体層のこの部分の抵抗を低減するのに好適である
。例えば下にある真性半導体チャネル層２０ｃをマスクするゲート導体４４での
プラズマドーピングを用いて、例えば半導体層のソース及びドレイン領域をドー
ピングすることができる。あるいはまた、トップゲート構造を注入マスクとして
用いて、半導体層２０のソース及びドレイン領域にイオン注入を施すことができ
る。さらなる代案として、半導体層のソース及びドレイン領域を、シリサイド材
料が形成されるように処理して、これでもソース及びドレイン電極への抵抗を低
減することができる。
【００３０】 上述したものに追加層を設けることができる。例えば構造全体の上に平坦化フ
ィルムを設ける。これに加えて、第２絶縁体４２内に設けたウエル（井戸）を通
してドレイン１２に接触するさらなる電極パターンを、この平坦化層上に規定す
ることができる。これらのすべての可能性、及び他の可能性は、当業者にとって
明らかである。
【００３１】 通常、第１ゲート絶縁層４０は、厚さ約80nmの第１窒化シリコン層から成り、
第２ゲート絶縁層４２はこれよりずっと厚い、例えば厚さ250nmの第２窒化シリ
コン層から成る。これら２つの層は異なるようにパターン化するので、これら２
つの層を規定するには、例えばプラズマ気相成長法のような別個の真空堆積プロ
セスが必要である。
【００３２】 図４に、本発明による液晶ディスプレイ用の、トップゲートＴＦＴを使用した
トランジスタ基板を示す。図３に関連付けて行った、トランジスタの設計の可能
な代案に関する記述は、本発明のトランジスタ基板に同等に当てはまる。図３に
示す構成要素と同じものを示すために、図４でも同じ参照番号を用いる。
【００３３】 図４に示す構造では、第１ゲート絶縁層４００は真空堆積プロセスによって堆
積させた無機層から成る。例えばこの層を、プラズマ気相成長法（ＰＥＣＶＤ）
によって堆積させた窒化シリコンから構成することができる。しかし第２ゲート
絶縁層４２０は、非真空プロセスによって堆積させたポリマーまたはスピン−オ
ン−ガラス層から成る。この非真空プロセスは、スピン（回転）、ロール（圧延
）またはスプレー（噴霧）のステップを具えることができ、これにより、このプ
ロセスステップのコストが低減される。ポリマーまたはスピン−オン−ガラスの
絶縁層を用いることの１つの潜在的な問題は、厚さの制御および均一性が、ＰＥ
ＣＶＤ層よりも悪くなりがちであるということである。
【００３４】 薄膜フィルムトランジスタの、所定の幾何学的構造及びバイアス条件に対して
、トランジスタの電流出力がゲート誘電体の容量に比例し、従ってポリマーまた
はガラス層をより厚く作製すれば電流出力が低下する。しかし、ポリマー層の厚
さと共に、合計負荷容量（蓄積容量３６、及び画素に関連する液晶材料５０の容
量）も減少する。従って画素の充電時間全体は、厚さの変化にはさほど敏感では
ない。
【００３５】 本発明に利用できるのは、この性質である。図５に、ＭＯＳＦＥＴの電圧−電
流特性を示す。図に示すように、電流軸は、チャネル幅Ｗ、チャネル長Ｌ、ゲー
ト絶縁体の誘電率ε、ゲート絶縁体の厚さｄ、及び電子移動度μη（ｎ型ＭＯＳ
ＦＥＴについて）から導出した定数Ｋについて正規化してある。所定のトランジ
スタの寸法（即ちＷ及びＬ）に対しては、この定数は次式のゲート誘電体の容量
に比例する。
【数１】
【００３６】 結局、所定のバイアス条件及び寸法の組に対して有効なトランジスタの抵抗は
、ゲート容量Ｃに逆比例するものと考えることができる。２層ゲート絶縁体につ
いてはゲート容量が次式で与えられる。
【数２】 ここで、ｄ1及びｄ2は第１及び第２絶縁層の厚さであり、ε1及びε2はこれら
の誘電率定数である。
【００３７】 トランジスタの抵抗はゲート容量に逆比例し、従って次式で与えられる。
【数３】
【００３８】 所定の絶縁層（即ちε1及びε2が定数）については、厚さが選択可能であれば
、トランジスタの抵抗は次式に比例して変化する。
【数４】
【００３９】 ＴＦＴ−キャパシタの画素についての時定数を評価するために、液晶セル３２
と蓄積キャパシタ３６とを組合わせた容量を考える必要がある。合計容量は次式
のようになる。
【数５】 ここで、ＣLCは画素に関連する液晶材料の容量であり、ＣSは蓄積容量であり
、そしてＡSは蓄積キャパシタの面積である。結局、画素の充電時定数は次式に
比例する。
【数６】
【００４０】 次式を満足する際に、この充電時定数はキャパシタ誘電体の厚さｄ2に対して
不変である。
【数７】 これにより、次式が成り立つ。
【数８】
【００４１】 この分析により、キャパシタ誘電体の厚さの変化によって画素の充電時定数が
変化せず、従って表示動作特性を変化させないように、２つの絶縁層の厚さを選
択できるようになる。スピン−オンまたはガラス層の小変化に対してはキックバ
ック挙動も不変である。
【００４２】 図６に、本発明による液晶ディスプレイ用の、ボトムゲートＴＦＴを使用した
トランジスタ基板を示す。基板１０上に電極パターン６０を設けて、これは蓄積
キャパシタ３６の下部端子３７も規定する。ここでもトランジスタのゲートが各
行導体を形成し、蓄積キャパシタの下部端子３７は、画素に隣接する次行用の行
導体の一部分を形成することができる。例えば導体層をガラス基板１０上に堆積
させて、導体パターンを規定するためにウエットエッチングを行うことができる
。
【００４３】 次にポリマーまたはスピン−オンのゲート誘電層４２０を堆積させる。明確さ
、及び上述の式との一貫性のために、ここでもこの誘電層を「第２」ゲート誘電
層と称し、これは厚さｄ2を有する。ここでも、この第２ゲート絶縁層４２０は
トランジスタの本体を越えて延在し、蓄積キャパシタ３６用の誘電層を規定する
。
【００４４】 次に、窒化シリコンのような無機材料から成る第１ゲート絶縁層４４０を堆積
させる。第１絶縁層４００のパターン化の前に、トランジスタの本体を形成する
アモルファスシリコン層２０を堆積させて、これにより２つの層２０、４００を
、同じマスクを用いて一緒にパターン化して、トランジスタの本体２０ａを形成
する半導体の島を規定する。ここでも、これにより絶縁層４００と半導体層２０
との間の境界面の電気特性が改善される。
【００４５】 トランジスタ本体の半導体を無機のゲート誘電層に隣接させて、良品質の接触
面を可能にすることが好ましい。しかし本発明を、トランジスタの半導体層に隣
接したゲート誘電構造のスピン−オンまたはポリマーで実現することも可能であ
る。
【００４６】 エッチング止めプラグ６２を、ゲート６０の上方に重なり、かつゲート６０と
整列するようにパターン化して、次にソース及びドレイン電極６４、６６を堆積
させる。またソース及びドレイン電極は、蓄積キャパシタ３６の上部接触部３８
も規定する。図１〜図３を参照して説明した画素構成と同様の方法で表示画素を
機能させるために、ソース及びドレインの一方が各行導体と接触し、他方が液晶
の接触パッド及び蓄積キャパシタの上部接触部と接触している必要がある。この
ことを達成する可能な方法は、当業者にとって明らかである。もちろんこの目的
のためには、上述した層への追加層が必要となり得る。
【００４７】 ここで、ゲート絶縁層の例のための方法で記述した大きさの例を示す。
【００４８】 蓄積キャパシタの値と液晶セルの容量との関係は、ディスプレイの設計及び種
類によって決まる。透過形ディスプレイについては、蓄積キャパシタがディスプ
レイの開口スペースを占有するので、蓄積キャパシタはできる限り小さくすべき
である。例えば。アモルファスシリコンの透過形ディスプレイについては、Ｃst ore /ＣLCを１にまで小さくすることができるが、ポリシリコンディスプレイにつ
いては、この比は３近くになりがちである。それぞれのディスプレイについて、
アパーチャ損失を発生させることなく、蓄積キャパシタを画素の下に置くことが
でき、４に及ぶ比を用いることができる。
【００４９】 εpoly/εinorgの比は選択した誘電層に依存する。第１誘電層をSiNにすれば
εinorgは約6.4になる。例えばKapton（カプトン）が、利用可能な形態の市販の
ポリイミドであり、約3.4のεの値を有する。適切なスピン−オンポリマーは、A
llied Signal Advanced Microelectronic Materials（ＡＭＭ）社が製品化したA
ccuspin（アキュスピン）T-18であり、約2.7の誘電定数を有する。スピン−オン
−ガラスの組成を用いれば、ある程度の幅の値が得られる。１つの例は、ＡＭＭ
社からのＰＳＧ（燐をドープした酸化膜）スピン−オン−ガラスのAccuglass P-
TTY Aシリーズファミリーである。これらは約4.2の誘電定数を示す。
【００５０】 これらの種々の可能性の結果として、無機層の厚さに対するスピン−オンまた
はガラス層の厚さの比は、主に選択したディスプレイ及び材料の関数として変化
する。ポリイミド及び窒化シリコンを選択した場合には、この比はディスプレイ
の種類に応じて約0.5から約２までの間で変化する。
【００５１】 例えば、液晶の容量及び電荷蓄積容量がほぼ同じ値を有する場合には、絶縁層
の厚さの比は、絶縁層の誘電率定数の比に逆比例しなければならず、この仮定は
透過形アモルファスシリコンディスプレイについてはほぼ正しい。6.4の誘電率
を有する窒化シリコン及び3.4の誘電率を有するポリイミドについては、ポリイ
ミド絶縁層が窒化シリコン層の約半分の厚さを有する必要がある。
【００５２】 この例では、ポリマー層の厚さを非実用的なまでに薄くすることができ、より
高い誘電率定数の第２絶縁層が好適であり、このことはガラス絶縁体を用いて達
成することができる。
【００５３】 （個々の厚さの比よりもむしろ）２つの誘電層を組合わせた厚さを選択して、
所望のトランジスタの動作特性を得ることができる。例えば、SiNの単一ゲート
絶縁層を有するＴＦＴについては300nm〜400nmの通常の厚さを用いる。二層ゲー
ト絶縁体の誘電体を、同様のゲート容量を有するように設計することができる。
【００５４】 所定のトランジスタの寸法に対しては、厚さ350nmの窒化シリコンのゲート絶
縁体の容量は次式のようになる。
【数９】 二層ゲート絶縁体のゲート容量は次式のようになる。
【数１０】 これらを組合わせて等式化すると、次式のようになる。
【数１１】
【００５５】 ポリイミド及び窒化シリコンに対する上述の値については、蓄積及び液晶の容
量が等しいと仮定すれば、ｄ1が175nmでありｄ2が93nmとなる。蓄積の容量が液
晶の容量の４倍であると仮定すれば、ｄ1が70nmでありｄ2が147nmとなる。もち
ろんこれらの厚さは他でもなく、トランジスタのゲート領域内の層の厚さに関係
する。
【００５６】 ＴＦＴ基板の製造に用いる、特定の層に対する種々の変形法は当業者にとって
明らかであり、これらの変形法は、前記トランジスタ基板に本発明を用いること
を妨げない。
【００５７】 本明細書を読めば、他の変更及び変形は当業者にとって明らかである。こうし
た変更及び変形には、薄膜フィルム回路、半導体デバイス、及びこれらの構成部
品を具えた電子デバイスの設計、製造及び使用において既知であり、そして本明
細書で既に記述した特徴の代わりに、あるいはこれらの特徴に加えて用いること
のできる、同等及び他の特徴を含めることができる。
【００５８】 本願では特徴の特定の組合わせについて請求項を作成しているが、明示的にせ
よ暗示的にせよ、本明細書に開示した新規の特徴または特徴の新規の組合わせ、
あるいはこれらを一般化したものも、いずれかの請求項に記載のものと同一の発
明に関係するか否かにかかわらず、あるいは本発明が軽減しているのと同じ技術
的問題の全部または一部を軽減しているか否かにかかわらず、本願の範疇に含ま
れることは明らかである。なお本願の出願人は、本願及び本願より派生するさら
なる出願の実施中に、こうした特徴及び／またはこうした特徴の組合わせについ
て、新たな請求項を作成することがある。
【図面の簡単な説明】
【図１】 トップゲートトランジスタを用いたトランジスタ−キャパシタを含む
液晶表示デバイスの画素の平面図である。
【図２】 表示デバイスの動作説明用の、液晶表示画素の構成要素を示す図であ
る。
【図３】 図１の液晶ディスプレイをＸ−Ｘ線に沿って見た断面図であり、既知
のものを示す。
【図４】 トップゲートトランジスタを用いた、図１の液晶ディスプレイ用の、
本発明による第１のトランジスタ基板を示す図である。
【図５】 薄膜フィルムトランジスタの動作特性を示す図である。
【図６】 ボトムゲートトランジスタを用いた、液晶ディスプレイ用の、本発明
による第２のトランジスタ基板を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーヴン セー ディーン オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 2H090 HA02 HB08X HC05 HD07 JB02 LA01 2H092 GA13 HA04 JA24 JA36 JA41 JB56 JB61 NA25 5F110 AA16 AA30 BB01 CC05 CC07 DD01 DD02 FF01 FF03 FF09 FF21 FF30 GG02 GG13 GG15 HJ12 HJ13 HJ18 HK05 HK07 NN72 NN73 QQ11

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基板と、該基板上のトランジスタと、該トランジスタに関連し、
    かつ該トランジスタに隣接するキャパシタとを具えた液晶ディスプレイ用のトラ
    ンジスタ基板であり、前記トランジスタが、ほぼコプレーナのソース及びドレイ
    ン領域とゲート領域とを有する絶縁ゲートスタガ構造を具え、前記キャパシタが
    、キャパシタ誘電体によって分離された２つの電極のスタック構造から構成され
    る、液晶ディスプレイ用のトランジスタ基板において、 前記ゲート絶縁体が、第１の無機層及び第２のポリマーまたはスピン−オン−
    ガラス層を具え、これらの層のうち、前記ポリマーまたはスピン−オン−ガラス
    層のみが前記キャパシタまで延在して、キャパシタ誘電体を規定することを特徴
    とするトランジスタ基板。
  2. 【請求項２】 前記ポリマーまたはスピン−オン−ガラス層がポリイミドで構成
    されることを特徴とする請求項１に記載のトランジスタ基板。
  3. 【請求項３】 前記トランジスタがトップゲートトランジスタで構成されること
    を特徴とする請求項１または請求項２に記載のトランジスタ基板。
  4. 【請求項４】 請求項１から請求項３までのいずれかに記載のトランジスタ基板
    上に設けた複数の画素を具え、これらの各画素がそれぞれのトランジスタ及びキ
    ャパシタとを具えた液晶ディスプレイにおいて、 前記各画素の充電時定数が、前記キャパシタ誘電体を規定する前記第２ポリマ
    ーまたはスピン−オン−ガラス層の厚さの一次変化に対して不変であるように、
    前記第１及び第２層の厚さを選択したことを特徴とする液晶ディスプレイ。
  5. 【請求項５】 前記各画素が容量Ｃstoreのキャパシタを具え、かつ容量ＣLCを
    有する液晶材料に関連し、前記無機層の厚さｄinorg及び前記ポリマーまたはス
    ピン−オン−ガラス層の厚さｄpolyが、次式の関係： ｄpoly＝(Ｃstore/ＣLC)・(εpoly/εinorg)・ｄinorg ここに、εpoly及びεinorgはそれぞれ、前記ポリマーまたはスピン−オン−ガ
    ラス層及び前記無機層の誘電率定数 をほぼ満足するように、これらの層の厚さを選択したことを特徴とする請求項４
    に記載の液晶ディスプレイ。
  6. 【請求項６】 各々がスイッチングトランジスタと、容量Ｃstoreの蓄積キャパ
    シタと、容量ＣLCの液晶材料とを具えた複数の画素を具えた液晶ディスプレイで
    あり、前記トランジスタが、ほぼコプレーナのソース及びドレイン領域とゲート
    領域とを有する絶縁ゲートスタガ構造と、該ゲート領域と該ソース及びドレイン
    領域との間に存在するゲート絶縁体とを具え、前記キャパシタが、キャパシタ誘
    電体によって分離された２つの電極のスタック構造を具えた液晶ディスプレイに
    おいて、 前記ゲート絶縁体が第１及び第２層を具え、これらの層のうち第２層のみが前
    記キャパシタまで延在して前記キャパシタ誘電体を規定し、前記各画素の充電時
    定数が、前記キャパシタ誘電体を規定する前記第２層の厚さの一次変化に対して
    不変であるように、前記第１及び前記第２層の厚さを選択したことを特徴とする
    液晶ディスプレイ。
  7. 【請求項７】 前記第１層の厚さｄ1及び前記第２層の厚さｄ2が、次式の関係：
    ｄ2＝(Ｃstore/ＣLC)・(ε2/ε1)・ｄ1 ここに、ε1及びε2はそれぞれ、前記第１及び第２層の誘電率定数 をほぼ満足するように、これらの層の厚さを選択したことを特徴とする請求項６
    に記載のディスプレイ。
  8. 【請求項８】 前記第１層が無機層で構成され、前記第２層がポリマーまたはス
    ピン−オン層で構成されることを特徴とする請求項６または請求項７に記載のデ
    ィスプレイ。
  9. 【請求項９】 前記第２層がポリイミドで構成されることを特徴とする請求項８
    に記載のディスプレイ。
  10. 【請求項１０】 トランジスタ及びキャパシタのアレイを基板上に設けるステッ
    プを具えた液晶ディスプレイ用のトランジスタ基板の製造方法であり、前記トラ
    ンジスタが、ほぼコプレーナのソース及びドレイン領域と、ゲート領域と、該ゲ
    ート領域と該ソース及びドレイン領域との間に存在するゲート絶縁体とを有する
    絶縁ゲートスタガ構造を具え、前記キャパシタが、キャパシタ誘電体によって分
    離された２つの電極のスタック構造を具えた、液晶ディスプレイ用のトランジス
    タ基板の製造方法において、 前記ゲート絶縁体を、真空堆積プロセスによって堆積させた第１層及び非真空
    プロセスによって堆積させた第２層として堆積させ、前記キャパシタに相当する
    領域を除くように前記第１層をパターン化して、前記第２層を前記キャパシタに
    相当する領域まで延在させて、前記キャパシタ誘電体を規定するステップを具え
    ていることを特徴とするトランジスタ基板の製造方法。
  11. 【請求項１１】 請求項８に記載の方法を用いてトランジスタ基板を製造するス
    テップと、該トランジスタ基板上に液晶材料を設けるステップとを具えた液晶デ
    ィスプレイの製造方法において、 前記第１絶縁体を厚さｄ1まで堆積させ、前記第２層を厚さｄ2まで堆積させる
    ステップを具えて、前記各画素の充電時定数が、前記キャパシタ誘電体を規定す
    る前記第２層の厚さの一次変化に対して不変であるように、これらの層の厚さを
    選択することを特徴とするトランジスタ基板の製造方法。
  12. 【請求項１２】 前記キャパシタが容量Ｃstoreを有し、前記各画素が容量ＣLC
    の液晶材料に関連し、前記第１層の厚さｄ1及び前記第２層の厚さｄ2が、次式の
    関係： ｄ2＝(Ｃstore/ＣLC)・(ε2/ε1)・ｄ1 ここに、ε1及びε2はそれぞれ、前記第１及び第２層の誘電率定数 をほぼ満足するように、これらの層を堆積させることを特徴とする請求項１１に
    記載の方法。
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