JP2015055872A - 表示パネル及びその製造方法 - Google Patents

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Abstract

【課題】開口率が増加された表示パネルが提供される。
【解決手段】本発明による表示パネルは、画素領域と周辺領域とを含むベース基板と、前記ベース基板上に配置された半導体パターンと、前記画素領域に配置された表示素子と、前記表示素子を制御する第１薄膜トランジスターと、を含み、前記第１薄膜トランジスターは、前記半導体パターンの第１部分上に配置された入力電極と、前記半導体パターンの第２部分上に配置された出力電極と、前記第１部分と前記２部分とを連結する前記半導体パターンの第３部分と、前記第３部分上に絶縁されるように配置された制御電極と、を含む。
【選択図】図４

Description

本発明は表示パネル及びその製造方法に関し、より詳細には開口率が増加された表示パネル及びその製造方法に関する。
表示パネルはベース基板上に配置された複数個の画素を含む。前記ベース基板は複数個の画素領域とそれに隣接する周辺領域とに定義され得る。前記複数個の画素は前記複数個の画素領域に対応するように配置される。
前記複数個の画素の各々は表示素子及び表示素子を制御する回路部を含む。いずれか１つの画素の前記表示素子及び前記回路部は前記複数個の画素領域の中で対応する画素領域に配置される。
表示パネルの平面上で、前記対応する画素領域の面積に対する前記表示素子の面積によって前記対応する画素領域の開口率が決定される。前記回路部が複雑化するほど、開口率が低くなる。また、回路部の構成が複雑化するほど、製造工程が増加する。
米国特許第８，１５８，４６６号明細書
したがって、本発明の目的は開口率が増加された表示パネルを提供することである。
本発明のその他の目的は製造工程が単純である表示パネルの製造方法を提供することである。
本発明の一実施形態による表示パネルは画素領域と周辺領域とを含むベース基板と、前記ベース基板上に配置された半導体パターンと、前記画素領域に配置された表示素子と、前記表示素子を制御する第１薄膜トランジスターと、を含み、前記第１薄膜トランジスターは、前記半導体パターンの第１部分上に配置された入力電極と、前記半導体パターンの第２部分上に配置された出力電極と、前記第１部分と前記２部分とを連結する前記半導体パターンの第３部分と、前記第３部分上に絶縁されるように配置された制御電極と、を含む。
前記半導体パターンは、金属酸化物半導体を含んでいてもよい。また、前記第３部分は、前記第１部分に隣接し、金属酸化物半導体から還元された金属を含む入力領域と、前記第２部分に隣接し、前記金属酸化物半導体から還元された金属を含む出力領域と、前記入力領域と前記出力領域との間に配置されたチャンネル領域と、を含んでいてもよい。さらに、前記入力領域及び前記出力領域は、前記第３部分の上面から所定の厚さを有する前記還元された金属を含む金属層を含んでいてもよい。
また、本発明の一実施形態による表示パネルは、前記周辺領域に配置され、前記第１薄膜トランジスターの前記入力電極に連結されたデータライン及び前記第１薄膜トランジスターの前記制御電極に連結されたゲートラインをさらに含み、前記データラインは、前記半導体パターン上に配置されてもよい。
さらに、前記表示素子の駆動電流を制御する第２薄膜トランジスター、並びに前記第１薄膜トランジスターの前記出力電極に連結された下部電極及び前記第２薄膜トランジスターの制御電極に連結された上部電極を含むキャパシターをさらに含んでもよく、前記表示素子は、有機発光イオードを含んでもよい。その際、前記第１薄膜トランジスターの前記出力電極と前記下部電極とは、同じ物質で形成されてもよく、前記第２薄膜トランジスターの前記制御電極と前記上部電極とは、同じ物質で形成されてもよい。
また、前記第１薄膜トランジスターの前記出力電極と前記下部電極とは、同じ層上に配置されてもよく、前記第２薄膜トランジスターの前記制御電極と前記上部電極とは、同じ層上に配置されてもよい。
前記有機発光ダイオードは、前記第２薄膜トランジスターの出力電極に連結された第１電極と、前記第１電極上に配置された有機発光層と、前記有機発光層上に配置された第２電極と、を含んでもよい。その際、前記第２薄膜トランジスターの前記制御電極と前記有機発光ダイオードの前記第１電極とは、同じ物質で形成されてもよい。
本発明の他の実施形態による表示パネルの製造方法は、ベース基板上に半導体層と導電層とを順次形成する段階と、前記導電層をパターニングして、前記半導体層の一部を露出させるとともに薄膜トランジスターの入力電極及び出力電極を形成する段階と、前記露出させた半導体層の一部の上に絶縁層を介して制御電極を形成する段階と、前記出力電極に連結された表示素子を形成する段階と、を含む。
前記半導体層をパターニングして、第１部分、第２部分、及び前記第１部分と前記第２部分とに隣接する第３部分を含む半導体パターンを形成する段階をさらに含んでもよい。その際、前記入力電極は前記第１部分上に配置され、前記出力電極は前記第２部分上に配置される。また、前記制御電極は前記第３部分上に配置される。
また、前記導電層をパターニングするにあたり、前記導電層上にフォトレジスト層を形成する段階と、前記フォトレジスト層に対して二段階のアッシングを施す段階と、をさらに含んでもよい。その際、前記二段階のアッシングのうち、第１次のアッシングにおいて、前記第３部分に重畳する前記フォトレジスト層の一部分を除去し、第２次のアッシングにおいて、前記第３部分を露出させる。
さらに、前記制御電極を形成した後に、前記露出させた半導体層の一部に還元処理を施す段階を含んでもよい。
上述した本発明によれば、前記第１薄膜トランジスターの入力電極と前記出力電極とは前記半導体パターン部分上に直接配置される。前記半導体パターンの部分と前記入力電極及び前記出力電極とを接続するためのコンタクトホールが省略される。前記表示素子を制御する前記第１薄膜トランジスターの構造が単純になることによって開口率が高くなる。
前記回路部に含まれた複数の構成は同じ工程で形成され得る。例えば、前記第１薄膜トランジスターの一部分と前記キャパシターの一部分とが同じ工程で形成される。したがって、製造工程が単純になり、製造時間が短縮される。
本発明の一実施形態による表示パネルの平面図である。 本発明の一実施形態による画素の等価回路図である。 本発明の一実施形態による画素のレイアウトである。 本発明の一実施形態による表示パネルの第１断面図である。 本発明の一実施形態による表示パネルの第２断面図である。 本発明の一実施形態による表示パネルの断面図である。 本発明の一実施形態による表示パネルの断面図である。 本発明の一実施形態による表示パネルの部分斜視図である。 本発明の一実施形態による画素の等価回路図である。 本発明の一実施形態による画素のレイアウトである。 本発明の一実施形態による表示パネルの断面図である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 本発明の一実施形態による表示パネルの製造工程を示した図面である。 図１１Ｂに図示された表示パネルの製造工程を示した断面図である。 図１１Ｂに図示された表示パネルの製造工程を示した断面図である。 図１１Ｂに図示された表示パネルの製造工程を示した断面図である。 図１１Ｂに図示された表示パネルの製造工程を示した断面図である。 図１１Ｂに図示された表示パネルの製造工程を示した断面図である。
以下、図面を参照して本発明の一実施形態による表示パネルを説明する。図面では様々な層及び領域を明確に表現するために一部構成要素のスケールを誇張するか、或いは縮小して示した。明細書の全体に掛けて類似な参照符号は類似な構成要素を称する。そして、いずれかの層が他の層の‘上に’形成される（配置される）ということは、２つの層が接している場合のみならず、２つの層の間に他の層が存在する場合も含む。また、図面である層の一面が平らに図示されたが、必ず平面であることを要求せず、積層工程で下部層の表面形状によって上部層の表面に段差が発生することもあり得る。
図１は本発明の一実施形態による表示パネルの平面図であり、図２は本発明の一実施形態による画素の等価回路図である。
図１に図示されたように、表示パネルＤＰは複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）と前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）に隣接する周辺領域ＰＡとに定義される。前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）はマトリックス形態に配列され得る。図１には６つの画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）が例示的に図示されている。
前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）の中で同じ行に配列された３つの画素領域から互いに異なるカラーが表示され得る。例えば、前記３つの画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ、ｊ＋２）からレッド、グリーン、ブルーが各々表示され得る。
前記表示パネルＤＰは前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）に配置された画素（未図示）及び前記周辺領域ＰＡに配置された信号配線（未図示）を含む。前記信号配線は前記画素に信号を提供する。前記信号配線は第１方向ＤＲ１に延長されたゲートライン及び第２方向ＤＲ２に延長されたデータラインを包含することができる。その他に信号配線は前記第２方向ＤＲ２に延長された電源ラインをさらに包含することができる。
本実施形態で前記画素は有機発光画素であり得る。前記有機発光画素は表示素子として有機発光ダイオードを含む。また、前記有機発光画素は前記有機発光ダイオーを制御する少なくとも１つの薄膜トランジスターを含む。一方、前記画素は前記有機発光画素に制限されない。
図２に図示されたように、前記画素ＰＸ（ｉ、ｊ）は第１薄膜トランジスターＴＦＴ１、キャパシターＣａｐ、第２薄膜トランジスターＴＦＴ２、及び有機発光ダイオードＯＬＥＤ（ｉ、ｊ）を包含することができる。前記第１薄膜トランジスターＴＦＴ１、前記キャパシターＣａｐ、及び前記第２薄膜ランジスターＴＦＴ２は前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）を制御するための回路部を構成する。
前記画素ＰＸ（ｉ、ｊ）はｉ番目のゲートラインＧＬｉ及びｊ番目のデータラインＤＬｊに連結される。前記ｉ番目のゲートラインＧＬｉ及び前記ｊ番目のデータラインＤＬｊは上述した前記周辺領域ＰＡに配置された信号配線（未図示）に包含される。
前記第１薄膜トランジスターＴＦＴ１は前記ｉ番目のゲートラインＧＬｉに印加されたゲート信号に応答して前記ｊ番目のデータラインＤＬｊに印加されたデータ信号を出力する。前記第２薄膜トランジスターＴＦＴ２は前記キャパシターＣａｐに格納された電荷量に対応して有機発光ダイオードＯＬＥＤ（ｉ、ｊ）に流れる駆動電流を制御する。前記画素ＰＸ（ｉ、ｊ）は互いに異なるレベルの第１電圧ＥＬＶＤＤと第２電圧ＥＬＶＳＳとを受信する。
前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）の第１電極は前記第２薄膜トランジスターＴＦＴ２から前記第１電圧ＥＬＶＤＤに対応する電圧を受信し、前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）の第２電極は前記第２電圧ＥＬＶＳＳを受信する。
前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）は前記第２薄膜トランジスターＴＦＴ２のターンオン区間の間に発光する。前記画素ＰＸ（ｉ、ｊ）の構成は図２の構成に限定されず、適宜変更することができる。
図３は本発明の一実施形態による画素のレイアウトである。図３において有機発光ダイオードの一部構成と、前記表示パネル上に共通的に配置された幾つかの層は図示を省略している。
図４は本発明の一実施形態による表示パネルの第１断面図であり、図５は本発明の一実施形態による表示パネルの第２断面図である。図４は図３のII−II’に対応する断面を、図５は図３のII−II’に対応する断面を各々図示した。
前記表示パネルＤＰはベース基板ＳＵＢを含む。前記ベース基板ＳＵＢはガラス基板、プラスチック基板、ステンレススチール基板等であり得る。
前記ベース基板ＳＵＢは平面上で前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）（図１参照）と前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）に隣接する周辺領域（ＰＡ、図１参照）とに定義される。図３は１つの画素領域ＰＸＡ（ｉ、ｊ）とそれに隣接する周辺領域ＰＡとを図示している。
前記表示パネルＤＰは前記ベース基板ＳＵＢの一面上に配置された半導体パターンＳＣＰを含む。前記半導体パターンＳＣＰの一部分は前記第１薄膜トランジスターＴＦＴ１及び前記第２薄膜トランジスターＴＦＴ２を構成することができる。また、前記半導体パターンＳＣＰは前記ｊ番目のデータラインＤＬｊ及び前記電源ラインＫＬと重畳するように配置される。図示しないが、前記半導体パターンＳＣＰは前記ベース基板ＳＵＢの一面上に配置されたバッファ層上に配置され得る。
図３及び図４に図示されたように、前記第１薄膜トランジスターＴＦＴ１は入力電極ＳＥ１（以下、第１入力電極）、出力電極ＤＥ１（以下、第１出力電極）、活性層ＡＬ１（以下、第１活性層）、及び制御電極ＧＥ１（以下、第１制御電極）を含む。前記第１入力電極ＳＥ１は前記ｊ番目のデータラインＤＬｊから分岐される。前記第１入力電極ＳＥ１と前記ｊ番目のデータラインＤＬｊとは前記半導体パターンＳＣＰ上に配置される。前記半導体パターンＳＣＰの前記第１入力電極ＳＥ１と重畳する部分を第１部分ＰＰ１と定義する。
前記第１出力電極ＤＥ１は平面上で前記第１入力電極ＳＥ１と離隔されて配置される。前記第１出力電極ＤＥ１も前記半導体パターンＳＣＰ上に配置される。前記半導体パターンＳＣＰの前記第１出力電極ＤＥ１と重畳する部分を第２部分ＰＰ２と定義する。
前記半導体パターンと前記第１入力電極及び前記第１出力電極は、後述するように、積層した半導体層と導電層をそれぞれエッチングして形成するため、第１入力電極と第１出力電極の下面（半導体パターンとの境界面）は、全面が半導体パターンに接している。したがって、前記半導体パターンと前記第１入力電極及び前記第１出力電極は、コンタクトホールを介することなく良好な電気的接続を確保することができる。
前記半導体パターンＳＣＰは前記第１部分ＰＰ１と前記第２部分ＰＰ２とを連結する部分（以下、第３部分）ＰＰ３を含む。前記半導体パターンＳＣＰの前記第３部分ＰＰ３は前記薄膜トランジスターＴＦＴ１の前記第１活性層ＡＬ１を構成する。前記第１活性層ＡＬ１は前記第１薄膜トランジスターＴＦＴ１のチャンネルに該当する。
前記第１制御電極ＧＥ１は前記第３部分ＰＰ３上に第１絶縁層１０によって絶縁されるように配置される。第１絶縁層１０は、前記ベース基板ＳＵＢ上に前記第１入力電極ＳＥ１、前記第１出力電極ＤＥ１、及び第３部分ＰＰ３の一部をカバーするように配置される。前記第１制御電極ＧＥ１は前記第３部分ＰＰ３の前記一部と重畳するように前記第１絶縁層１０上に配置される。また、前記第１絶縁層１０に前記第３部分ＰＰ３の他の一部を露出させる開口部１０−ＯＰ１、１０−ＯＰ２が定義される。
前記第１絶縁層１０は無機物及び有機物の中で少なくともいずれか１つを包含することができる。前記第１絶縁層１０は有機膜であるか、或いは無機膜であり得る。前記第１絶縁層１０は多層構造を有してもよい。前記第１絶縁層１０は多層の有機膜を包含するか、多層の無機膜を包含するか、或いは少なくとも１つの有機膜と少なくとも１つの無機膜を包含することができる。
前記半導体パターンＳＣＰは金属酸化物半導体を包含することができる。例えば、前記金属酸化物半導体は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタニウム（Ｔｉ）等の金属酸化物又は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）、チタニウム（Ｔｉ）等の金属とこれらの酸化物の混合物を包含することができる。
前記第３部分ＰＰ３は３つの領域に区分され得る。前記３つの領域は製造工程によって区分され得る。前記第３部分ＰＰ３は前記第１部分ＰＰ１に隣接し、１つの開口部１０−ＯＰ１（以下、第１開口部）によって露出された入力領域ＩＡ、前記第２部分ＰＰ２に隣接し、他の１つの開口部１０−ＯＰ２（以下、第２開口部）によって露出された出力領域ＯＡ、及び前記入力領域ＩＡと前記出力領域ＯＡとの間に配置されたチャンネル領域ＣＡを含む。
前記表示パネルＤＰの製造工程の中で前記入力領域ＩＡと前記出力領域ＯＡとは還元処理され得る。したがって、前記入力領域ＩＡと前記出力領域ＯＡとは前記金属酸化物半導体から還元された金属を含む。
前記還元された金属は前記第３部分ＰＰ３の上面から所定の厚さを有する金属層を構成する。前記金属層は前記入力領域ＩＡ及び前記出力領域ＯＡに各々配置され得る。また、還元の程度にしたがって前記入力領域ＩＡと前記出力領域ＯＡとがそれぞれ金属層となっていてもよい。このように入力領域ＩＡと出力領域ＯＡに導電性の金属層を設けることにより、チャンネル領域ＣＡと第１部分ＰＰ１もしくは第２部分ＰＰ２との電気的接続を良好なものとすることができる。
前記チャンネル領域ＣＡが前記第１薄膜トランジスターＴＦＴ１の実質的なチャンネルに該当する。第１薄膜トランジスターＴＦＴ１の前記第１入力電極ＳＥ１と前記第１出力電極ＤＥ１が前記第１活性層ＡＬ１上にコンタクトホールを介することなく直接配置されるので、前記第１活性層ＡＬ１と前記第１入力電極ＳＥ１及び前記第１出力電極ＤＥ１とを接続するためのコンタクトホールが省略され得る。
したがって、前記第１薄膜トランジスターＴＦＴ１の構造が単純になることによって、前記画素ＰＸ（ｉ、ｊ）の開口率が増加される。
前記キャパシターＣａｐは下部電極ＬＥと上部電極ＵＥとを含む。前記下部電極ＬＥは前記第１出力電極ＤＥ１と連結され、前記半導体パターンＳＣＰ上に配置される。言い換えれば、前記下部電極ＬＥと前記第１出力電極ＤＥ１とは同じ層上に配置される。前記下部電極ＬＥと前記第１出力電極ＤＥ１とは一体の形状を有することができる。
前記下部電極ＬＥ上に前記第１絶縁層１０が配置される。前記第１絶縁層１０上に前記上部電極ＵＥが配置される。前記上部電極ＵＥは前記第２薄膜トランジスターＴＦＴ２の制御電極ＧＥ２（以下、第２制御電極）に連結される。前記互いに連結された前記上部電極ＵＥと前記第２制御電極ＧＥ２とは同じ層、即ち前記第１絶縁層１０上に配置される。
前記下部電極ＬＥ及び前記第１出力電極ＤＥ１は互いに同じ物質で形成することができ、前記上部電極ＵＥ及び前記第２制御電極ＧＥ２も互いに同じ物質で形成することができる。前記下部電極ＬＥと前記上部電極ＵＥとの各々はアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）等の金属又はこれらの合金等から形成される。また、前記下部電極ＬＥ及び前記上部電極ＵＥは多層構造を有することもあり得る。
図３及び図５に図示されたように、前記第２薄膜トランジスターＴＦＴ２は入力電極ＳＥ２（以下、第２入力電極）、出力電極ＤＥ２（以下、第２出力電極）、活性層ＡＬ２（以下、第２活性層）、及び前記第２制御電極ＧＥ２を含む。前記第２入力電極ＳＥ２は前記電源ラインＫＬから分岐される。前記第２入力電極ＳＥ２は前記半導体パターンＳＣＰ上に配置される。前記半導体パターンＳＣＰの前記第２入力電極ＳＥ２と重畳する部分を第１部分ＰＰ１０と定義する。図示しないが、前記電源ラインＫＬも前記半導体パターンＳＣＰ上に配置され得る。
前記第２出力電極ＤＥ２は平面上で前記第２入力電極ＳＥ２と離隔されて配置される。前記第２出力電極ＤＥ２も前記半導体パターンＳＣＰ上に配置される。前記半導体パターンＳＣＰの前記第２出力電極ＤＥ２と重畳する部分を第２部分ＰＰ２０と定義する。
前記半導体パターンＳＣＰは前記第１部分ＰＰ１０と前記第２部分ＰＰ２０とを連結する部分（以下、第３部分）ＰＰ３０を含む。前記半導体パターンＳＣＰの前記第３部分ＰＰ３０は前記第２薄膜トランジスターＴＦＴ２の前記第２活性層ＡＬ２である。本発明の他の実施形態で前記第３部分ＰＰ３０は図４に図示された前記第３部分ＰＰ３のように３つの領域ＩＡ、ＣＡ、ＯＡを包含することもあり得る。
前記第１絶縁層１０は前記第２入力電極ＳＥ２、前記第２出力電極ＤＥ２、及び前記第３部分ＰＰ３０をカバーする。前記第２制御電極ＧＥ２は前記第３部分ＰＰ３０上に前記第１絶縁層１０によって絶縁されるように配置される。前記第２制御電極ＧＥ２は前記第３部分ＰＰ３０の一部と重畳し、前記第１絶縁層１０上に配置される。
図４及び図５に図示されたように、前記第１絶縁層１０上に第２絶縁層２０が配置される。前記第２絶縁層２０は無機物及び有機物の中で少なくともいずれか１つを包含することができる。前記第２絶縁層２０として有機膜を用いた場合、前記第２絶縁層２０は平坦面を提供することができる。
前記第２絶縁層２０は無機膜であり得る。この場合、前記表示パネルＤＰは平坦面を提供するために前記無機膜上に有機膜をさらに配置して第２絶縁層２０とすることができる。即ち、前記第２絶縁層２０は多層構造を有することができる。
前記有機膜は画素領域ＰＸＡ（ｉ、ｊ）の一部分と重畳する。その他に前記第２絶縁層２０は多層の有機膜を包含するか、多層の無機膜を包含するか、或いは少なくとも１つの有機膜と少なくとも１つの無機膜を包含することができる。
前記第２絶縁層２０上に前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）が配置される。前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）は第１電極ＯＥ１、第２電極ＯＥ２、及び前記第１電極ＯＥ１と第２電極ＯＥ２との間に配置された有機発光層ＥＭＬを含む。
前記第２絶縁層２０上に前記第１電極ＯＥ１が配置される。前記第１電極ＯＥ１は前記第１絶縁層１０及び前記第２絶縁層２０を連続して貫通するコンタクトホールＣＨを通じて前記第２出力電極ＤＥ２に連結される。本実施形態で前記第１電極ＯＥ１はアノードとして、前記第２電極ＯＥ２はカソードとして説明される。前記第１電極ＯＥ１としては発光方向に沿って透明な導電性物質又は金属を用いることができる。
前記第２絶縁層２０上に画素定義膜（pixel definition layer）ＰＤＬが配置される。前記画素定義膜ＰＤＬは前記画素領域ＰＸＡ（ｉ、ｊ）及び前記周辺領域ＰＡと重畳することができる。前記画素定義膜ＰＤＬに開口部ＰＤＬ−ＯＰが定義される。前記開口部ＰＤＬ−ＯＰは前記第１電極ＯＥ１を露出させる。すなわち、画素定義膜ＰＤＬは、表示素子として機能する領域を区画するものであり、該領域は、後述する表示領域ＴＡにほぼ対応する。
前記開口部ＰＤＬ−ＯＰと重畳するように前記第１電極ＯＥ１上に前記有機発光層ＥＭＬが配置される。前記有機発光層ＥＭＬ上に前記第２電極ＯＥ２が配置される。前記第１電極ＯＥ１と前記有機発光層ＥＭＬとの間に配置された第１共通層ＣＨＬをさらに包含することができる。前記有機発光層ＥＭＬと前記第２電極ＯＥ２との間に配置された第２共通層ＣＥＬをさらに包含することができる。前記第１共通層ＣＨＬと前記第２共通層ＣＥＬとは１つの画素領域ＰＸＡ（ｉ、ｊ）及びその周辺領域ＰＡのみでなく、他の画素領域にも共通的に配置され得る。前記第２電極ＯＥ２もやはりすべての画素領域に共通的に配置され得る。
前記第１共通層ＣＨＬは少なくとも正孔注入層を含み、前記第２共通層ＣＥＬは少なくとも電子注入層を含むことができる。前記第１共通層ＣＨＬは前記正孔注入層と前記有機発光層ＥＭＬとの間に配置された正孔輸送層をさらに含み、前記前記第２共通層ＣＥＬは前記電子注層と前記有機発光層ＥＭＬとの間に配置された電子輸送層をさらに含むことができる。
前記第２電極ＯＥ２上に前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）をカバーする封止層ＥＣＬが配置される。前記封止層ＥＣＬは前記ベース基板ＳＵＢに共通的に配置される。例えば、前記封止層ＥＣＬは図１に図示された前記複数個の画素領域ＰＸＡ（ｉ、ｊ）〜ＰＸＡ（ｉ＋１、ｊ＋２）とそれに隣接する周辺領域ＰＡとを共通的にカバーすることができる。前記封止層ＥＣＬは前記ベース基板ＳＵＢ上に配置されたすべての画素領域をカバーすることができる。
図示しないが、前記表示パネルＤＰは前記ベース基板ＳＵＢに対向する対向基板をさらに包含することができる。前記対向基板は前記封止層ＥＣＬ上に配置され得る。前記対向基板はカラーフィルターを包含することができる。また、本発明の他の実施形態による表示パネルは前記封止層ＥＣＬを省略することができる。また、前記対向基板は封止基板としての機能を有することができる。
図６Ａ及び図６Ｂは本発明の一実施形態による表示パネルの断面図である。図６Ａ及び図６Ｂは図５に対応する断面を図示した。以下、図６Ａ及び図６Ｂを参照して本発明の一実施形態による表示パネルを説明する。但し、図１乃至図５を参照して説明した構成と重複される構成に対する詳細な説明は省略する。
図６Ａに図示されたように、本実施形態による表示パネルＤＰ１０の前記第１電極ＯＥ１は前記第１絶縁層１０上に配置される。前記第１電極ＯＥ１は前記第１絶縁層１０を貫通するコンタクトホールＣＨ１０を通じて前記第２出力電極ＤＥ２に連結される。本実施形態による表示パネルＤＰ１０では図３乃至図５を参照して説明した表示パネルの前記第２絶縁層２０が省略されている。
前記第１電極ＯＥ１は前記第２制御電極ＧＥ２と同じ層、例えば前記第１絶縁層１０上に配置される。前記第１電極ＯＥ１と前記第２制御電極ＧＥ２とは同じ物質で形成することができる。前記第１電極ＯＥ１はアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）等の金属又はこれらの合金を包含することができる。この場合、表示素子で生成された光は前記第１電極ＯＥ１で反射されるため、前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）は表示パネルＤＰ１０の前面（図６Ａに向かって上方）に発光することができる。
図６Ｂに図示されたように、本実施形態による表示パネルＤＰ２０の前記第２薄膜トランジスターＴＦＴ２０は第２入力電極ＳＥ２０、第２出力電極ＤＥ２０、第２活性層ＡＬ２０、及び前記第２制御電極ＧＥ２０を含む。前記第２入力電極ＳＥ２０は前記電源ラインＫＬから分岐される。前記第２入力電極ＳＥ２０は前記半導体パターンＳＣＰ上に配置される。前記半導体パターンＳＣＰの前記第２入力電極ＳＥ２０と重畳する部分を第１部分ＰＰ１００と定義する。
前記半導体パターンＳＣＰは前記第１部分ＰＰ１００と離隔された第２部分ＰＰ２００及び前記第１部分ＰＰ１００と前記第２部分ＰＰ２００とを連結する第３部分ＰＰ３００を含む。前記半導体パターンＳＣＰの前記第３部分ＰＰ３００は前記第２薄膜トランジスターＴＦＴ２０の活性層ＡＬ２０である。
前記第３部分ＰＰ３００は製造工程によって２つの領域に区分され得る。前記第３部分ＰＰ３００は前記第１部分ＰＰ１００に隣接する入力領域ＩＡ、前記第２制御電極ＧＥ２０と重畳するチャンネル領域ＣＡを含む。
前記入力領域ＩＡと前記第２部分ＰＰ２００とは前記第１絶縁層１０から露出される。これにより前記第１絶縁層１０に前記入力領域ＩＡを露出させる第１開口部１０−ＯＰ１０及び前記第２部分ＰＰ２００を露出させる第２開口部１０−ＯＰ２０が定義される。
前記入力領域ＩＡと前記第２部分ＰＰ２００は前記表示パネルＤＰ２０の製造工程の中で還元処理される。したがって、前記入力領域ＩＡと前記第２部分ＰＰ２００とは前記金属酸化物半導体から還元された金属層を含むことができる。前記第２部分ＰＰ２００は前記第２薄膜トランジスターＴＦＴ２０の第２出力電極ＤＥ２０に該当する。
前記第１絶縁層１０上に前記第２制御電極ＧＥ２０をカバーする第２絶縁層２０が配置される。前記第２絶縁層２０上に前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）が配置される。前記第１電極ＯＥ１は前記第２絶縁層２０を貫通するコンタクトホールＣＨ２０を通じて前記第２出力電極ＤＥ２０に連結される。本発明の他の実施形態で、前記第２絶縁層２０は省略されることもあり得る。
図７は本発明の他の実施形態による表示パネルの部分斜視図である。具体的には、本実施形態による表示パネルは、表示素子として液晶素子を用いた液晶表示パネルの例である。図８は本発明の一実施形態による画素の等価回路図である。図９は本発明の一実施形態による画素のレイアウトである。図１０は本発明の他の実施形態による表示パネルの断面図である。図１０は図９のIII−III’に対応する断面を各々図示した。
以下、図７乃至図１０を参照して本実施形態による表示パネルを説明する。但し、図１乃至図６を参照して説明した構成と同じ構成に対する詳細な説明は省略する。
図７に図示されたように、本実施形態による表示パネルＤＰ３０は第１表示基板ＤＳ１と第２表示基板ＤＳ２とを含む。前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２とは厚さ方向ＤＲ３（以下、第３方向）に互いに離隔されて配置される。前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２との間に液晶層ＬＣＬが配置される。
前記表示パネルＤＰ３０は映像を表示する表示領域ＴＡと前記表示領域ＴＡに隣接する非表示領域ＬＳＡとに区分される。前記表示領域ＴＡはバックライトユニット（未図示）から生成された光を通過させる。前記非表示領域ＬＳＡは前記バックライトユニットから生成された光を遮断させる。
前記表示パネルＤＰ３０は画素と前記画素に信号を提供する信号配線とを含む。前記画素は前記表示領域ＴＡに対応するように配置される。前記画素の各々は表示素子及び前記表示素子を制御する回路部を含む。前記表示素子は前記表示領域ＴＡと重畳する。前記信号配線は前記非表示領域ＬＳＡと重畳する。
図７に図示されたように、画素領域ＰＸＡはそれに対応する１つの表示領域ＴＡより広い面積の領域として定義され得る。前記画素領域ＰＸＡは前記回路部が占める面積ぐらい前記表示領域ＴＡより広い面積を有することができる。
前記画素の各々は図８に図示された画素ＰＸ１０（ｉ、ｊ）と同一である等価回路を有することができる。前記画素ＰＸ１０（ｉ、ｊ）は前記表示素子として液晶キャパシターＣｌｃを含み、前記回路部として薄膜トランジスターＴＦＴ含む。また、前記画素ＰＸ１０（ｉ、ｊ）は前記液晶キャパシターＣｌｃに並列連結されたストレージキャパシターＣｓｔを含む。前記ストレージキャパシターＣｓｔは省略され得る。
前記薄膜トランジスターＴＦＴは対応するゲートラインＧＬｉと対応するデータラインＤＬｊに連結される。前記薄膜トランジスターＴＦＴは前記対応するゲートラインＧＬｉに印加されたゲート信号に応答して前記対応するデータラインＤＬｊに印加されたデータ信号を出力する。
前記液晶キャパシターＣｌｃは前記データ信号に対応する電圧を充電する。前記液晶キャパシターＣｌｃは２つの電極と液晶層とを含む。前記ストレージキャパシターＣｓｔは１つの電極、その他の電極に該当する共通ライン、及びその間に配置された絶縁層を含む。
前記対応するゲートラインＧＬｉと前記対応するデータラインＤＬｊは前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２との中でいずれか１つの表示基板上に配置され得る。また、前記液晶キャパシターＣｌｃの前記２つの電極は前記表示パネルＤＰ３０の動作モードにしたがって前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２との中でいずれか１つの表示基板上に配置されるか、或いは前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２とに各々配置され得る。これに対する詳細な説明は後述する。
図９及び図１０は図８に図示された等価回路の画素ＰＸ１０（ｉ、ｊ）を例示的に図示したものである。また、図９及び図１０はＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードの表示パネルを例示的に図示している。
前記第１表示基板ＤＳ１は第１ベース基板ＳＵＢ１、ｉ番目のゲートラインＧＬｉ、ｊ番目のデータラインＤＬｊ、薄膜トランジスターＴＦＴ、複数個の絶縁層１０、２０、及び画素電極ＰＥを含む。前記第１表示基板ＤＳ１は基準電圧が印加された共通ラインＣＬｉを含む。前記基準電圧は後述する共通電極ＣＥに印加された電圧と同じ電圧であり得る。前記共通ラインＣＬｉは省略されることもあり得る。
前記第１表示基板ＤＳ１は前記第１ベース基板ＳＵＢ１の一面上に配置された半導体パターンＳＣＰを含む。前記半導体パターンＳＣＰの一部分は前記薄膜トランジスターＴＦＴを構成することができる。また、前記半導体パターンＳＣＰは前記ｊ番目のデータラインＤＬｊ及び前記共通ラインＣＬｉと重畳するように配置され得る。
前記薄膜トランジスターＴＦＴは入力電極ＳＥ、出力電極ＤＥ、活性層ＡＬ、及び制御電極ＧＥを含む。図９及び図１０に図示されたように、前記薄膜トランジスターＴＦＴは図６Ｂに図示された前記第２薄膜トランジスターＴＦＴ２０と同じ構造を有することができる。前記薄膜トランジスターＴＦＴの前記入力電極ＳＥ、前記出力電極ＤＥ、前記活性層ＡＬ、及び前記制御電極ＧＥは図６Ｂに図示された前記第２薄膜トランジスターＴＦＴ２０の第２入力電極ＳＥ２０、第２出力電極ＤＥ２０、第２活性層ＡＬ２０、及び前記第２制御電極ＧＥ２０に各々対応する。
図示しないが、前記薄膜トランジスターＴＦＴは図４及び図５に図示された薄膜トランジスターＴＦＴ１、ＴＦＴ２の中でいずれか１つと同じ構造を有することもあり得る。前記薄膜トランジスターＴＦＴが上述した構造を有することによって、前記半導体パターンＳＣＰの一部分と前記入力電極ＳＥ、前記出力電極ＤＥとを接続するためのコンタクトホールが省略される。したがって、前記薄膜トランジスターＴＦＴの構造が単純になり、前記画素ＰＸ１０（ｉ、ｊ）の開口率が高くなる。
前記第１絶縁層１０は前記共通ラインＣＬｉをカバーする。前記第２絶縁層２０は前記第１絶縁層１０及び前記薄膜トランジスターＴＦＴをカバーする。前記第２絶縁層２０は平坦面を提供することができる。前記画素電極ＰＥは前記平坦面上に配置される。前記画素電極ＰＥは前記第２絶縁層２０を貫通するコンタクトホールＣＨ２０を通じて前記出力電極ＤＥに連結される。
前記第２表示基板ＤＳ２は第２ベース基板ＳＵＢ２、ブラックマトリックスＢＭ、カラーフィルターＣＦ、及び共通電極ＣＥを含む。前記ブラックマトリックスＢＭが配置された領域は前記非表示領域ＬＳＡと定義され、前記ブラックマトリックスＢＭが配置されない領域が前記表示領域ＴＡと定義され得る。前記カラーフィルターＣＦは前記表示領域ＴＡと重畳することができる。前記第２表示基板ＤＳ２は互いに異なるカラーを有するカラーフィルターを包含することができる。例えば、前記カラーフィルターの中で一部はレッド、他の一部はグリーン、その他の一部はブルーカラーを有することができる。
前記共通電極ＣＥは前記ブラックマトリックスＢＭと前記カラーフィルターＣＦとの上に配置される。図示しないが、前記第２表示基板ＤＳ２は前記ブラックマトリックスＢＭと前記カラーフィルターＣＦとをカバーする平坦化層をさらに包含することができる。その場合、前記共通電極ＣＥは前記平坦化層上に配置され得る。
前記共通電極ＣＥは透明な導電性物質を含む。例えば前記共通電極ＣＥは透明な導電性無機物を包含することができる。透明導電性無機物としては、インジウム錫酸化物（ＩＴＯ）、又はインジウム亜鉛酸化物（ＩＺＯ）等を包含することができる。
前記表示パネルＤＰ３０の動作モードにしたがって、例えばＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード又はＦＦＳ（Ｆｒｉｎｇｅ−Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、及びＰＬＳ（Ｐｌａｎｅ ｔｏ Ｌｉｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの表示パネルの前記共通電極ＣＥは前記第１ベース基板ＳＵＢ１上に配置されることもあり得る。
図１１Ａ乃至図１１Ｈは本発明の一実施形態による表示パネルの製造工程を示した図面である。図１２Ａ乃至図１２Ｅは図１１Ｂに図示された表示パネルの製造工程を示した断面図である。以下、図１１Ａ乃至図１２Ｅを参照して本発明の一実施形態による表示パネルの製造方法を説明する。なお、図１１Ａ乃至図１２Ｅは図３及び図４を基準に図示した。図３及び図４と重複する構成に対する詳細な説明は省略する。
図１１Ａ及び図１１Ｂに図示されたように、ベース基板ＳＵＢ上に半導体パターンＳＣＰと第１薄膜トランジスターＴＦＴ１（図３参照）の一部分を形成する。
前記半導体パターンＳＣＰの第１部分ＰＰ１上に前記第１薄膜トランジスターＴＦＴ１の入力電極ＳＥ１（以下、第１入力電極）及び前記半導体パターンＳＣＰの第２部分ＰＰ２上に前記第１薄膜トランジスターＴＦＴ１の出力電極ＤＥ１（以下、第１出力電極）を形成する。前記第１部分ＰＰ１と前記第２部分ＰＰ２との間に配置された第３部分ＰＰ３は外部に露出される。
この時、キャパシターＣａｐ（図３参照）の一部分、第２薄膜トランジスターＴＦＴ２（図３参照）の一部分、及び電源ラインＫＬも同じ工程を通じて前記第１薄膜トランジスターＴＦＴ１の前記一部分と同時に形成することができる。
前記キャパシターＣａｐの下部電極ＬＥは前記第１出力電極ＤＥ１と同じ工程で形成される。前記第１出力電極ＤＥ１に連結された前記キャパシターＣａｐの前記下部電極ＬＥは同じエッチング工程で同時にパターニングされる。したがって、前記下部電極ＬＥも前記半導体パターンＳＣＰ上に形成される。
前記第２薄膜トランジスターＴＦＴ２（図３参照）の入力電極ＳＥ２（以下、第２入力電極）、出力電極ＤＥ２（以下、第２出力電極）、及び前記電源ラインＫＬは前記第１入力電極ＳＥ１及び前記第１出力電極ＤＥ１と同時に形成される。前記第２入力電極ＳＥ２、前記第２出力電極ＤＥ２、及び前記電源ラインＫＬは前記半導体パターンＳＣＰ上に形成される。前記第２薄膜トランジスターＴＦＴ２の活性層ＡＬ２（以下、第２活性層）を構成する前記半導体パターンＳＣＰのその他の第３部分ＰＰ３０（図５参照）も外部に露出される。
図１２Ａ乃至図１２Ｅを参照して半導体パターンＳＣＰを構成する半導体層と各電極を構成する導電層のパターニング工程をより詳細に検討する。図１２Ａ乃至図１２Ｅは図４を基準に図示されている。
先ず、図１２Ａに図示されたように、前記ベース基板ＳＵＢ上に半導体層ＳＣＬと導電層ＣＣＬを順に積層する。前記半導体層ＳＣＬは金属酸化物半導体を含む。前記導電層ＣＣＬはアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（ＴＡ）、チタニウム（Ｔｉ）等の金属又はこれらの合金等を包含することができる。前記導電層ＣＣＬは多層構造を有することができる。
前記半導体層ＳＣＬと導電層ＣＣＬとの上にフォトレジスト層ＰＲＬを形成する。フォトリソグラフィー工程とエッチング工程とを通じて前記半導体層ＳＣＬと導電層ＣＣＬとをパターニングする。
図１２Ｂに図示されたように、マスクＭＭを使用して前記フォトレジスト層ＰＲＬを露光及び現像することができる。前記マスクＭＭは前記第３部分ＰＰ３上と重畳する半透過領域ＨＴＡ及び少なくとも前記第１部分ＰＰ１と前記第２部分ＰＰ２と重畳する非透過領域ＮＴＡを含む。例えば、前記マスクＭＭはハーフトーンマスクであり得る。
前記フォトレジスト層ＰＲＬの前記第３部分ＰＰ３と重畳する部分が露光される。前記フォトレジスト層ＰＲＬの前記第３部分ＰＰ３と重畳する部分が除去されるように前記フォトレジスト層ＰＲＬに第１次のアッシングを施す。
図１２Ｃに図示されたように、前記第１次のアッシングによって前記フォトレジスト層ＰＲＬに溝部ＰＲＬ−Ｃ１０が形成される。以後、前記溝部ＰＲＬ−Ｃ１０が形成されたフォトレジスト層ＰＲＬに第２次のアッシングを施すことにより前記溝部ＰＲＬ−Ｃ１０が形成されたフォトレジスト層ＰＲＬをさらに全体的にアッシングする。
図１２Ｄに図示されたように、前記第２次のアッシングによって前記フォトレジスト層ＰＲＬの厚さは全体的に減少される。前記溝部ＰＲＬ−Ｃ１０は変形されて開口部ＰＲＬ−Ｃ２０をなす。前記開口部ＰＲＬ−Ｃ２０は第３部分ＰＰ３と重畳する前記導電層ＣＣＬの一部分を露出させる。次に、前記導電層ＣＣＬをエッチングする。
図１２Ｅに図示されたように、前記フォトレジスト層ＰＲＬによって保護されない前記導電層ＣＣＬの一部分が除去される。したがって、前記導電層ＣＣＬから前記第３部分ＰＰ３が露出される。以後、残余のフォトレジスト層ＰＲＬを除去する。
上述した工程によって前記第３部分ＰＰ３が露出された半導体パターンＳＣＰが形成される。
前記半導体層ＳＣＬ及び前記導電層ＣＣＬをパターニングした後に、前記第３部分ＰＰ３の少なくとも一部と重畳し、前記第３部分ＰＰ３と絶縁された前記第１薄膜トランジスターＴＦＴ１の制御電極ＧＥ１（以下、第１制御電極）を形成する。
図１１Ｃ及び図１１Ｄに図示されたように、前記ベース基板ＳＵＢ上に絶縁層を形成することにより、少なくとも前記第１入力電極ＳＥ１及び前記第１出力電極ＤＥ１をカバーする第１絶縁層１０を形成することができる。図１１Ｃに図示されたように、前記第１絶縁層１０は前記入力領域ＩＡと前記出力領域ＯＡとを各々露出させる第１開口部１０−ＯＰ１及び第２開口部１０−ＯＰ２を包含することができる。アッシング工程を通じて前記第１開口部１０−ＯＰ１及び前記第２開口部１０−ＯＰ２を形成することができる。図示しないが、前記ベース基板ＳＵＢ上に複数個の絶縁層を形成することもあり得る。
以後、図１１Ｅ及び図１１Ｆに図示されたように、前記第１絶縁層１０上に前記第３部分ＰＰ３の少なくとも一部と重畳する前記第１制御電極ＧＥ１を形成する。前記第１絶縁層１０上に導電層を形成した後、フォトリソグラフィー工程とエッチング工程とを通じて前記第１制御電極ＧＥ１を形成することができる。また、前記第１制御電極ＧＥ１と共に前記ｉ番目のゲートラインＧＬｉを形成することができる。さらに、前記上部電極ＵＥ及び前記上部電極ＵＥに連結された前記第２薄膜トランジスターＴＦＴ２の制御電極ＧＥ２（以下、第２制御電極）を前記第１制御電極ＧＥ１と同時に形成することができる。
図１１Ｇ及び図１１Ｈに図示されたように、前記第１絶縁層１０上に前記第１制御電極ＧＥ１及び前記上部電極ＵＥカバーする第２絶縁層２０を形成する。また、前記第１絶縁層１０と前記第２絶縁層２０とを貫通するコンタクトホールＣＨを形成する。前記コンタクトホールＣＨはアッシング工程又はレーザードリリング工程を通じて形成され得る。
図示しないが、コンタクトホールＣＨを形成した後、表示素子を形成する。図３及び図５に図示された有機発光ダイオードＤ（ｉ、ｊ）は通常の有機膜／無機膜蒸着と導電層パターニング工程を通じて形成することができる。また、前記有機発光ダイオードＯＬＥＤ（ｉ、ｊ）上に有機膜／無機膜蒸着工程を反複した後、封止層ＥＣＬを形成することによって、図３及び図５に図示された表示パネルを形成することができる。
また、図７に示した液晶表示パネルを作製する場合、図９及び図１０に図示された画素電極ＰＥは通常の導電層パターニング工程を通じて形成することができる。それと共に第２表示基板ＤＳ２を形成した後、前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２とを接着する。前記第１表示基板ＤＳ１と前記第２表示基板ＤＳ２を接着した後、液晶層ＬＣＬを注入すれば、図９及び１０に図示された表示パネルが製造され得る。
以上では本発明の望ましい実施形態を参照して説明したが、該当技術分野の熟練された当業者又は該当技術分野に通常の知識を有する者であれば、後述される特許請求の範囲に記載された本発明の要旨から逸脱しない範囲内で本発明を多様に修正及び変形できる。
したがって、本発明の技術的範囲は、明細書の発明の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定まるものである。
ＤＰ・・・表示パネル
ＳＣＰ・・・半導体パターン
ＳＥ・・・入力電極
ＤＥ・・・出力電極
ＡＬ・・・活性層
ＧＥ・・・制御電極
ＯＬＥＤ（ｉ、ｊ）・・・有機発光ダイオード
Ｃｌｃ・・・液晶キャパシター

Claims (10)

  1. 画素領域と周辺領域とを含むベース基板と、
    前記ベース基板上に配置された半導体パターンと、
    前記画素領域に配置された表示素子と、
    前記表示素子を制御する第１薄膜トランジスターと、を含み、
    前記第１薄膜トランジスターは、
    前記半導体パターンの第１部分上に配置された入力電極と、
    前記半導体パターンの第２部分上に配置された出力電極と、
    前記第１部分と前記２部分とを連結する前記半導体パターンの第３部分と、
    前記第３部分上に絶縁されるように配置された制御電極と、を含む表示パネル。
  2. 前記半導体パターンは、金属酸化物半導体を含むことを特徴とする請求項１に記載の表示パネル。
  3. 前記第３部分は、
    前記第１部分に隣接し、金属酸化物半導体から還元された金属を含む入力領域と、
    前記第２部分に隣接し、前記金属酸化物半導体から還元された金属を含む出力領域と、
    前記入力領域と前記出力領域との間に配置されたチャンネル領域と、を含む請求項２に記載の表示パネル。
  4. 前記入力領域及び前記出力領域は、前記第３部分の上面から所定の厚さを有する前記還元された金属を含む金属層を含む請求項３に記載の表示パネル。
  5. 前記周辺領域に配置され、前記第１薄膜トランジスターの前記入力電極に連結されたデータライン及び前記第１薄膜トランジスターの前記制御電極に連結されたゲートラインをさらに含み、
    前記データラインは、前記半導体パターン上に配置されたことを特徴とする請求項１に記載の表示パネル。
  6. 前記表示素子の駆動電流を制御する第２薄膜トランジスター、並びに前記第１薄膜トランジスターの前記出力電極に連結された下部電極及び前記第２薄膜トランジスターの制御電極に連結された上部電極を含むキャパシターをさらに含み、
    前記表示素子は、有機発光イオードを含むことを特徴とする請求項１に記載の表示パネル。
  7. 前記第１薄膜トランジスターの前記出力電極と前記下部電極とは、同じ物質で形成され、
    前記第２薄膜トランジスターの前記制御電極と前記上部電極とは、同じ物質で形成されたことを特徴とする請求項６に記載の表示パネル。
  8. 前記第１薄膜トランジスターの前記出力電極と前記下部電極とは、同じ層上に配置され、
    前記第２薄膜トランジスターの前記制御電極と前記上部電極とは、同じ層上に配置されたことを特徴とする請求項６に記載の表示パネル。
  9. 前記有機発光ダイオードは、
    前記第２薄膜トランジスターの出力電極に連結された第１電極と、
    前記第１電極上に配置された有機発光層と、
    前記有機発光層上に配置された第２電極と、
    を含むことを特徴とする請求項６に記載の表示パネル。
  10. 前記第２薄膜トランジスターの前記制御電極と前記有機発光ダイオードの前記第１電極とは、同じ物質で形成されたことを特徴とする請求項９に記載の表示パネル。
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