KR100486197B1 - 하프톤 마스크를 사용한 커패시터 하부전극 형성방법 - Google Patents

하프톤 마스크를 사용한 커패시터 하부전극 형성방법 Download PDF

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Abstract

커패시턴스를 효율적으로 증대시킬 수 있는 하프톤 마스크(half tone mask)를 사용하여 커패시터의 하부전극을 형성하는 방법에 관하여 개시한다. 이를 위하여 본 발명은, 커패시터 형성을 위한 층간절연막이 형성된 반도체 기판에 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 위에 제1 절연층과 커패시터 형성을 위한 도전층 및 마스크층을 일정 두께로 순차적으로 형성하는 단계와, 상기 마스크층 상부에 제2 포토레지스트 막을 도포하고 하프톤 마스크를 사용하여 과도노출을 진행하여 제2 토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 하부의 마스크층을 식각하여 하부전극 식각을 위한 마스크층 패턴을 형성하는 단계와, 상기 마스크 패턴을 사용하여 도전층을 식각하여 실린더형의 하부전극을 형성하는 단계와, 상기 마스크 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법을 제공한다.

Description

하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자 중에서 하프톤 마스크(half tone mask)를 사용하여 커패시터의 하부전극을 형성하는 방법에 관한 것이다.
반도체 제조 기술의 발달과 응용 분야의 확장에 따라 대용량의 메모리 소자의 개발이 진척되고 있으며, 회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하고 셀 커패시턴스도 감소하고 있다. 특히 정보의 저장 수단으로 커패시터를 사용하고 이에 연결된 제어 가능한 신호 전달 수단인 스위칭 트랜지스터로 구성된 DRAM(dynamic random access memory)장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 판독 능력을 저하시키고 소프트 에러율을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 할 문제이다.
메모리 셀에서의 커패시터의 기본 구조는 하부전극인 스토리지 전극과 유전체 그리고 상부전극인 플레이트 전극으로 구성되며, 작은 면적 내에서 보다 큰 커패시턴스를 얻기 위한 방법으로 다음과 같은 3가지 관점에서의 연구가 이루어지고 있다. 첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전 상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다. 이중에서 커패시터의 유효면적을 증가시키기 위해서 플래너(planar), 트렌치(trench), 스택(stack), 실린더(cylinder)형과 이들의 복합형 등 다양한 종류의 커패시터가 등장하고 있다.
상기 유효면적을 늘려서 커패시턴스를 증대하는 방법 중에서 실린더(Cylinder)형을 사용한 커패시터 형성방법이 대한민국 특허출원 제96-35216호(제목: 반도체 소자의 커패시터 제조방법)로 당사인 삼성전자에 의하여 출원된 바 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 하부전극 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 트랜지스터와 같은 하부구조가 형성된 반도체 기판(21)에 산화막으로 구성된 층간절연층(23)을 형성하고, 트랜지스터의 소오스 영역을 노출하는 콘택홀을 형성한다. 이어서, 상기 콘택홀 측벽을 감싸면서 층간절연층(23)의 상부를 덮는 절연막(25)을 형성한다.
도 2를 참조하면, 상기 결과물 상에 BOE(Buffered Oxide Etchant)에 대하여 식각율이 각각 다른 두 종류의 산화막(27a,29a)으로 구성된 물질층을 증착하는 것을 반복한다. 이어서, 상기 물질층을 패터닝하여 콘택홀이 있는 영역을 노출시키도록 한다. 상기 패터닝이 진행된 물질층에 BOE 용액을 사용하여 습식식각을 진행하여 상대적으로 BOE용액에 대하여 식각율이 큰 물질층(29a)에는 언더컷이 발생하여 물질층의 측벽에 요철모양이 형성된다.
도 3을 참조하면, 상기 측벽에 요철모양(31) 구성된 물질층(27a, 29a)이 형성된 결과물 상에 커패시터 하부전극 형성을 위한 도전층을 일정두께로 적층하고 최상부의 물질층(27a)이 드러나도록 평탄화를 진행한 후, 다시 습식식각을 진행하여 상기 도전층과 물질층이 갖는 식각선택비를 이용하여 물질층(27a, 29a)을 제거함으로써 커패시터 하부전극(39a)을 형성하여 커패시터 하부전극의 표면적을 확대할 수 있다.
그러나, 상술한 종래 기술에 있어서의 문제점은 하부전극을 형성하는 공정 단계가 너무 많다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 커패시터 형성을 위한 층간절연막에 언더컷을 형성하고, 하부전극을 패터닝할 때에 하프톤 마스크를 사용하여 해상도(resolution)를 증가시킴으로써 커패시턴스를 높일 수 있는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법을 제공하는데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 커패시터 형성을 위한 층간절연막이 형성된 반도체 기판에 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 위에 제1 절연층과 커패시터 형성을 위한 도전층 및 마스크층을 일정 두께로 순차적으로 형성하는 단계와, 상기 마스크층 상부에 제2 포토레지스트 막을 도포하고 하프톤 마스크를 사용하여 과도노출을 진행하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 하부의 마스크층을 식각하여 하부전극 식각을 위한 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 사용하여 도전층을 식각하여 실린더형의 하부전극을 형성하는 단계와, 상기 마스크패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 콘택홀은 1차 습식식각으로 상부에 언터컷을 발생시키고, 2차 건식식각으로 콘택홀을 형성하여 콘택홀의 상부에 언더컷(undercut)이 발생된 깔때기(funnel)형이 되도록 형성하는 것이 적합하다.
또한, 제1 절연막 및 마스크층은 질화막(SiN)을 사용하여 구성하는 것이 바람직하고, 상기 커패시터 형성을 위한 도전층은 폴리실리콘(poly-silicon)을 사용하여 형성하는 것이 바람직하다.
바람직하게는, 상기 하프톤 마스크는 차광막의 투과율이 8% 이상으로 조정된 마스크를 사용하는 것이 적합하고, 과도노출의 범위는 노광시 사용하는 정상적인 빛의 강도에 대하여 1.5∼2.5배의 범위로 강화된 180∼300 mJ/㎠ 도주(dose)로 진행하는 것이 적합하다.
본 발명에 따르면, 콘택홀의 상부에 언더컷을 발생시켜 하부전극의 표면적을 증대시킴으로 공정을 단순화시키고, 노광시 광원이 하프톤 마스크의 차광영역 투과 특성를 이용하여 효율적으로 커패시턴스를 증대시키는 데에 있어서 유리하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4내지 도 11은 본 발명의 실시예에 의한 하프톤 마스크를 사용한 커패시터 하부전극 형성방법을 설명하기 위하여 도시한 도면들이다.
도 4를 참조하면, 트랜지스터와 비트라인(Bit line, 미도시)과 같은 하부 구조가 형성된 반도체 기판(100) 커패시터 형성을 위한 층간절연막(102)을 산화막과 같은 재질을 사용하여 형성하고, 상기 층간절연막(102) 위에 콘택홀 형성을 위한 제1 포토레지스트 패턴(104)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(104)이 형성된 반도체 기판에 등방성의 습식식각을 BOE용액으로 1차 진행하여, 커패시터 형성을 위한 콘택홀의 상부에 깔때기 형태의 언더컷(106)을 형성한다. 상기 깔때기 형태의 언더컷(106)이 발생된 반도체 기판에 2차 건식식각을 진행하여 하부구조 중에서 트랜지스터의 소오스 영역을 노출시키는 콘택홀(108)을 형성한다.
도 5를 참조하면, 상기 제1 포토레지스트 패턴(104)을 에싱(ashing) 공정을 통하여 제거하고, 상기 콘택홀(108)의 바닥을 제외한 반도체 기판의 전면에 제1 절연층(110), 예컨대 질화막(SiN), 하부전극용 도전층(112), 예컨대 불순물이 도핑된 폴리실리콘층(doped polysilicon layer) 및 질화막을 이용한 마스크층(114)을 순차적으로 형성한다.
도 6을 참조하면, 상기 마스크층(114)이 형성된 결과물 상에 제2 포토레지스트 막을 형성하고 노광 및 현상공정을 진행하여 마스크층(114)을 패터닝하여 마스크 패턴 형성을 위한 제2 포토레지스트 패턴(116)을 형성한다. 여기서, 상기 노광 방법은 본 발명의 목적을 달성하는 핵심사상으로 하프톤 마스크(half tone mask)를 사용하여 과도노출을 수행함으로써 하부전극의 표면적이 크게 형성될 수 있도록 한다. 따라서, 커패시턴스의 증대 효과를 가져올 수 있다.
도 7을 참조하면, 본 발명에서 사용하는 하프톤 마스크의 평면도이다. 상세히 설명하면, 석영을 재질로 하는 기판(미도시)에 크롬이 코팅된 차광영역(200)과 크롬이 코팅되지 않아 빛이 투과되는 투명영역(202)이 있다. 따라서 상기 투명영역(202)를 이용하여 콘택홀을 형성하게 된다. 여기서, 크롬이 코팅된 차광영역(200)은 노광시 사용하는 광원에 대하여 빛을 전혀 투과하지 못하는 영역이 아니라, 일반적으로 약 8%의 빛이 투과하는 성질을 가지고 있다. 따라서 상기 크롬막(Cr layer)이 8%의 빛을 투과시키는 특성을 이용하여 노광공정에서 빛의 강도를 높여서 조절하면, 상기 도3의 실제 제2 포토레지스트 패턴을 형성하는 영역은 마스크에 있는 투명영역보다 더 큰 영역(204)이 된다. 따라서, 기존의 마스크를 그대로 사용하고 노광시 빛의 강도만을 조절함으로써 하부전극의 크기를 기존의 것보다 더 크게 형성할 수 있는 제2 포토레지스트 패턴의 제작이 가능하게 되므로, 커패시터의 커패시턴스를 효율적으로 증대시킬 수 있게 된다.
도 8은 상기 도7의 하프톤 마스크를 사용하고 빛의 강도를 높여서 제2 포토레지스트 패턴을 형성하였을 때의 3차원적인 모형을 나타낸 사시도이다. 도 8에서 참조부호 216은 제2 포토레지스트 패턴의 모형을, 참조부호 214는 질화막으로 구성된 마스크층을 각각 가리킨다. 여기서, 상기 제2 포토레지스트 패턴(216)에 나타난 형상을 구현하기 위해서는 하프톤 마스크의 광 투과율이 8% 이상이어야 하고, 노광시 진행하는 과도노출의 범위는 정상적으로 사용하는 광원의 빛의 세기에 대하여 1.5∼2.5배로 강화된 180∼300 mJ/㎠ 도즈인 것이 적합하다.
도 9를 참조하면, 본 발명에 독특한 실시예에 따라 형성된 제2 포토레지스트 패턴(116)을 사용하여 하부의 마스크층(114)을 식각하여 하부전극 형성을 위한 도전층(112), 예컨대 불순물이 도핑된 폴리실리콘층을 패터닝하기 위한 마스크 패턴(114')을 형성한다. 상기 마스크 패턴(114') 역시 상기 제2 포토레지스트 패턴(116)을 사용하여 형성하였기 때문에 기존의 마스크 패턴보다는 큰 크기를 가지고 있다고 할 수 있다.
도 10을 참조하면, 상기 마스크 패턴(116')을 사용하여 하부전극 형성을 위한 도전층(112)을 실린더(cylinder)형으로 식각하여 실린더형의 하부전극(112')을 형성함으로써 도전층(112)이 깔때기 형태의 콘택홀 위에만 남아 있도록 형성한다.
도 11을 참조하면, 상기 실린더형의 하부전극(112') 형성을 위하여 사용되었던 마스크 패턴(114')을 제거함으로써 본 발명에 의한 하프톤 마스크를 사용한 커패시터 하부전극 형성 공정을 완료한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 콘택홀의 상부에 언더컷을 발생시켜 하부전극의 표면적을 증대시킴으로 공정을 단순화시키고, 노광시 광원이 하프톤 마스크의 차광영역 투과 특성을 이용하여 효율적으로 커패시턴스를 증대시킬 수 있는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법을 실현할 수 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 하부전극 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 4내지 도 11은 본 발명의 실시예에 의한 하프톤 마스크를 사용한 커패시터 하부전극 형성방법을 설명하기 위하여 도시한 도면들이다.
* 도면의 주요부분에 대한 부호의 간단한 설명 *
100: 반도체 기판, 102: 층간절연막,
104: 제1 포토레지스트 막, 106: 깔때기 형태의 언더컷,
108: 콘택홀, 110: 제1 절연막,
112(112'): 도전층(실린더형 하부전극),
114(114'): 마스크층(마스크 패턴), 116: 제2 포토레지스트 패턴.

Claims (8)

  1. 커패시터 형성을 위한 층간절연막이 형성된 반도체 기판에 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 결과물 위에 제1 절연층과 커패시터 형성을 위한 도전층 및 마스크층을 일정 두께로 순차적으로 형성하는 단계;
    상기 마스크층 상부에 제2 포토레지스트 막을 도포하고 하프톤 마스크를 사용하여 과도노출을 진행하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 하부의 마스크층을 식각하여 하부전극 식각을 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 사용하여 도전층을 식각하여 실린더형의 하부전극을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  2. 제1항에 있어서, 상기 콘택홀은 콘택홀의 상부에 언더컷(undercut)이 발생하여 깔때기(funnel)형이 되도록 형성하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  3. 제2항에 있어서, 상기 콘택홀은 콘택홀의 상부에 언더컷(undercut)이 발생하여 깔때기(funnel)형이 되도록 형성하는 방법은 등방성의 습식식각을 1차로 진행하여 언더컷을 형성하고, 이어서, 이방성 건식식각을 진행하여 콘택홀을 형성하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  4. 제1항에 있어서, 상기 제1 절연막 및 마스크층은 질화막(SiN)을 사용하여 구성하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  5. 제1항에 있어서, 상기 커패시터 형성을 위한 도전층은 폴리실리콘(poly-silicon)을 사용하여 형성하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  6. 제1항에 있어서, 상기 하프톤 마스크는 차광막의 투과율이 8% 이상으로 조정된 마스크를 사용하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  7. 제1항에 있어서, 상기 과도노출의 범위는 노광시 사용하는 정상적인 빛의 강도에 대하여 1.5∼2.5배의 범위로 강화시켜 진행하는 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
  8. 제7항에 있어서, 상기 노광시 사용하는 정상적인 빛의 강도에 대하여 1.5∼2.5배의 범위로 강화시킨 빛의 강도는 180∼300 mJ/㎠ 도즈인 것을 특징으로 하는 하프톤 마스크를 사용한 커패시터 하부전극 형성방법.
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