JPS62124766A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS62124766A JPS62124766A JP60264665A JP26466585A JPS62124766A JP S62124766 A JPS62124766 A JP S62124766A JP 60264665 A JP60264665 A JP 60264665A JP 26466585 A JP26466585 A JP 26466585A JP S62124766 A JPS62124766 A JP S62124766A
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- JP
- Japan
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- region
- surface region
- uneven surface
- semiconductor device
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置及びその製造方法に関する。
従来の半導体装置の容量素子は、半導体基板上或は半導
体基板上の多結晶シリコン膜上に形成されるか、或は半
導体基板に掘られた深い溝の側面上に絶縁膜を介して形
成されている。半導体基板上に絶縁膜を形成して容量素
子を構成するものでは、高集積度の素子構造の場合には
容量素子の占有できる面積が小さいため、十分な容量が
得られず所庸ソフトエラーを発生し易い問題がある。ま
た、半導体基板に掘った溝内に絶縁膜を形成して容量素
子を構成するものは、次のような問題を有する。
体基板上の多結晶シリコン膜上に形成されるか、或は半
導体基板に掘られた深い溝の側面上に絶縁膜を介して形
成されている。半導体基板上に絶縁膜を形成して容量素
子を構成するものでは、高集積度の素子構造の場合には
容量素子の占有できる面積が小さいため、十分な容量が
得られず所庸ソフトエラーを発生し易い問題がある。ま
た、半導体基板に掘った溝内に絶縁膜を形成して容量素
子を構成するものは、次のような問題を有する。
■ 製造グロセスが複雑になり、工程数が増加する。
■ 溝の側壁にはイオン打込みができないため、イオン
打込みによる高容量化技術を採用できない。
打込みによる高容量化技術を採用できない。
■ 容量を高めるには深溝を形成し、光面を平坦化する
必要があるが技術的に難しい。
必要があるが技術的に難しい。
これらの結果、従来の半導体装置では集積度を高め、し
かも所定の電気特性を発揮し得る容量素子を提供できな
い問題があった。
かも所定の電気特性を発揮し得る容量素子を提供できな
い問題があった。
本発明は、占有面積を増大させずに大きな容量の容量素
子を備えた半導体装置及びその製造方法を提供すること
をその目的とするものである。
子を備えた半導体装置及びその製造方法を提供すること
をその目的とするものである。
本発明は、半導体基板の主面の所定領域に凹凸表面領域
を形成し、凹凸表面領域上に絶縁膜を介して電極層を形
成すると共に、凹凸表面領域の直下に不純物領域を設け
たことにより、占有面積を増大させずに大きな容量を有
する容量素子を備えた半導体装置である。
を形成し、凹凸表面領域上に絶縁膜を介して電極層を形
成すると共に、凹凸表面領域の直下に不純物領域を設け
たことにより、占有面積を増大させずに大きな容量を有
する容量素子を備えた半導体装置である。
また、本発明は、光の干渉縞の露光作用にて表面を凹凸
にしたレジスト膜をマスクにして半導体基板の主面に凹
凸表面領域を形成し、この凹凸表面領域を利用して容量
素子を形成する工程を設けたことにより、占有面積を増
大させずに大きな容量の容量素子を備えた半導体装置を
容易に得ることができる半導体装置の製造方法である。
にしたレジスト膜をマスクにして半導体基板の主面に凹
凸表面領域を形成し、この凹凸表面領域を利用して容量
素子を形成する工程を設けたことにより、占有面積を増
大させずに大きな容量の容量素子を備えた半導体装置を
容易に得ることができる半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。この実施例は、本発明をダイナミックＲＡＭのメモリ
セルからなる半導体装置に適用したものである。なお、
半導体装置の構成の説明は、本発明方法の製造工程の説
明をもってその説明とする。
。この実施例は、本発明をダイナミックＲＡＭのメモリ
セルからなる半導体装置に適用したものである。なお、
半導体装置の構成の説明は、本発明方法の製造工程の説
明をもってその説明とする。
先ず、第１図に示す如く、Ｐ型のシリコン半導体基板１
に選択酸化によりフィールド酸化膜２を形成する。
に選択酸化によりフィールド酸化膜２を形成する。
次に、第２図に示す如く、フィールド酸化膜２及びこれ
によって囲まれた素子領域上に厚さ約５０００ Ｘ（Ｄ
ＣＶＤ −Ｓ ｉ ０２１１１１ｆ ３ 及ヒｌ／
シス）膜４を順次積層する。次いで、容量素子形成予定
領域に対応するレジスト膜４の部分に写真蝕刻法により
開口部５を形成する。次いで、このレジスト膜４をマス
クにしてＣ■−８ＩＯ２膜３にＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）を施し、半導体基板ｌ
の主面の容量素子形成予定領域を露出する開口部６を形
成する。
によって囲まれた素子領域上に厚さ約５０００ Ｘ（Ｄ
ＣＶＤ −Ｓ ｉ ０２１１１１ｆ ３ 及ヒｌ／
シス）膜４を順次積層する。次いで、容量素子形成予定
領域に対応するレジスト膜４の部分に写真蝕刻法により
開口部５を形成する。次いで、このレジスト膜４をマス
クにしてＣ■−８ＩＯ２膜３にＲＩＥ（Ｒｅａｃｔｉｖ
ｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）を施し、半導体基板ｌ
の主面の容量素子形成予定領域を露出する開口部６を形
成する。
次に、レジスト膜４を除去した後、第３図に示す如く、
容量素子形成予定領域及びＣＶＤ−８ｉｎ２膜３の表面
を覆うレジスト膜７を新しく形成する。
容量素子形成予定領域及びＣＶＤ−８ｉｎ２膜３の表面
を覆うレジスト膜７を新しく形成する。
次に、第４図に示す如く、レジスト膜７にレーデの干渉
縞の露光処理を施して０．２μｍピッチの溝８を形成す
る。
縞の露光処理を施して０．２μｍピッチの溝８を形成す
る。
次に、第５図に示す如く、この溝８を有するレジスト膜
１をマスクにしてＲＩＥによって容量素子形成予定領域
に深さ０．５μｍの凹凸表面領域９を形成する。次いで
、レノスト膜７を除去した後、凹凸表面領域９に目的と
する容量素子の容量を増大させると共に、ソフトエラー
を軽減させるために、ゾロンイオンを加速電圧５０Ｋａ
Ｖ。
１をマスクにしてＲＩＥによって容量素子形成予定領域
に深さ０．５μｍの凹凸表面領域９を形成する。次いで
、レノスト膜７を除去した後、凹凸表面領域９に目的と
する容量素子の容量を増大させると共に、ソフトエラー
を軽減させるために、ゾロンイオンを加速電圧５０Ｋａ
Ｖ。
ドーズ量４ＸＩＱ ｃｍ の条件で打込む。次いで
、容量素子のしき値をディプリーシロンタイプにするた
めに、ヒ素イオンを加速電圧５０ ＫｅＶ 、ドーグ量
ｌＸｌ０ ５ の条件で凹凸表面領域９に打込む。
、容量素子のしき値をディプリーシロンタイプにするた
めに、ヒ素イオンを加速電圧５０ ＫｅＶ 、ドーグ量
ｌＸｌ０ ５ の条件で凹凸表面領域９に打込む。
次いで、これに９００℃、 Ｎ２雰囲気中で約３０分間
熱処理を施し、ポロン拡散層１θとヒ素拡散層１１から
なる不純物領域を凹凸表面領域９の直下に夫々形成する
。
熱処理を施し、ポロン拡散層１θとヒ素拡散層１１から
なる不純物領域を凹凸表面領域９の直下に夫々形成する
。
次に、第６図に示す如（、ＣＶＤ−８１０２膜３を除去
した後凹凸表面領域９を含む半導体基板１の主面に容量
素子の絶縁膜１２となる熱酸化膜を９００℃の温度で厚
さ約１００１形成する。次いで、絶縁膜１２に容量素子
の電極層１３となる多結晶シリコン膜を形成した後にこ
れに９００１？：の温度で３０分間リン拡散を施す。然
る後、周知の写真蝕刻法により多結晶シリコン膜のパタ
ーニングを施し、これをマスクにして同様に絶縁膜１２
を所定形状に７４ターニングする。次いで、パターニン
グされた絶縁膜１２及び電極層１３を覆うｃｖｎ−ｓｉ
ｏ２膜１４全１４し、これに所定のパターニングを施す
。
した後凹凸表面領域９を含む半導体基板１の主面に容量
素子の絶縁膜１２となる熱酸化膜を９００℃の温度で厚
さ約１００１形成する。次いで、絶縁膜１２に容量素子
の電極層１３となる多結晶シリコン膜を形成した後にこ
れに９００１？：の温度で３０分間リン拡散を施す。然
る後、周知の写真蝕刻法により多結晶シリコン膜のパタ
ーニングを施し、これをマスクにして同様に絶縁膜１２
を所定形状に７４ターニングする。次いで、パターニン
グされた絶縁膜１２及び電極層１３を覆うｃｖｎ−ｓｉ
ｏ２膜１４全１４し、これに所定のパターニングを施す
。
次に、第７図に示す如く、半導体基板１の主面に９００
℃の温度で厚さ約１５０Ｘのデート酸化膜１５を形成し
、その上にｆ−）電極１６となる多結晶シリコン膜を堆
積してリン拡散した後これらをパターニングする。次い
で、ｆ−）電極１６をマスクにしてソース・ドレインと
なるヒ素拡散層１７を形成するために、半導体基板１内
にヒ累イオンを加速電圧４０ ＫｅＶ 、ドーズ量２×
１０１５ｃｍ−２の条件で打込み、９００℃のＮ２雰囲
気で３０分間熱処理を施す。
℃の温度で厚さ約１５０Ｘのデート酸化膜１５を形成し
、その上にｆ−）電極１６となる多結晶シリコン膜を堆
積してリン拡散した後これらをパターニングする。次い
で、ｆ−）電極１６をマスクにしてソース・ドレインと
なるヒ素拡散層１７を形成するために、半導体基板１内
にヒ累イオンを加速電圧４０ ＫｅＶ 、ドーズ量２×
１０１５ｃｍ−２の条件で打込み、９００℃のＮ２雰囲
気で３０分間熱処理を施す。
然る後、ダート電極１６及び容量素子１８を覆うｃｖｎ
−ｓｔｏ２膜１９全１９した後、これにコンタクト孔を
開口し所定の配線層２０を形成し半導体装置を得る。
−ｓｔｏ２膜１９全１９した後、これにコンタクト孔を
開口し所定の配線層２０を形成し半導体装置を得る。
このようにして得られた半導体装置は、容量を拡大する
ためのゴロ／拡散層１０が設けられておシ、絶縁膜１２
は表面積の増大を図った凹凸表面領域９上にこれと密着
して形成されているので、容量素子１８の占有面積を増
大させずにしかも大きな容量の容量素子１８を有するも
のである。
ためのゴロ／拡散層１０が設けられておシ、絶縁膜１２
は表面積の増大を図った凹凸表面領域９上にこれと密着
して形成されているので、容量素子１８の占有面積を増
大させずにしかも大きな容量の容量素子１８を有するも
のである。
また、本発明方法は、従来のように複雑かつ多数の追加
工程を必要とせず、しかも大きい容量を得るためのイオ
ン打込処理を可能にして、占有面積を増大させずに大き
な容量の容量素子１８を備え死生導体装置を容易に得る
ことができるものである。
工程を必要とせず、しかも大きい容量を得るためのイオ
ン打込処理を可能にして、占有面積を増大させずに大き
な容量の容量素子１８を備え死生導体装置を容易に得る
ことができるものである。
以上説明した如く、本発明によれば占有面積を増大させ
ずに大きな容量の容量素子を備えた半導体装置及びその
製造方法を容易に得ることができるものである。
ずに大きな容量の容量素子を備えた半導体装置及びその
製造方法を容易に得ることができるものである。
第１図乃至第７図は、本発明方法を工程順に示す説明図
である。 １・・・半導体基板、２・・・フィールド酸化膜、３゜
１４ 、１９−・・ＣＶＤ−８ｉｎ２膜、４．７−Ｖシ
スト膜、５．６・・・開口部、８・・・溝、９・・・凹
凸表面領域、１０・・・ポロン拡散層、１１・・・ヒ素
拡散層、１２・・・絶縁膜、１３・・・電極層、１４・
・・ＣＶＤ −Ｓ ｔｏ２膜、１５・・・デート酸化膜
、１６・・・ダート電極、１２・・・ヒ素拡散層、１８
・・・容量素子、２０・・・配線層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
である。 １・・・半導体基板、２・・・フィールド酸化膜、３゜
１４ 、１９−・・ＣＶＤ−８ｉｎ２膜、４．７−Ｖシ
スト膜、５．６・・・開口部、８・・・溝、９・・・凹
凸表面領域、１０・・・ポロン拡散層、１１・・・ヒ素
拡散層、１２・・・絶縁膜、１３・・・電極層、１４・
・・ＣＶＤ −Ｓ ｔｏ２膜、１５・・・デート酸化膜
、１６・・・ダート電極、１２・・・ヒ素拡散層、１８
・・・容量素子、２０・・・配線層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (2)
- （１）半導体基板の主面の所定領域に形成された凹凸表
面領域と、該凹凸表面領域上に形成された絶縁膜と、該
絶縁膜上に形成された電極層と、前記凹凸表面領域の直
下に形成された不純物領域とを具備することを特徴とす
る半導体装置。 - （２）主面の所定領域は、半導体基板上の多結晶シリコ
ン膜の表面の領域であることを特徴とする特許請求の範
囲第１項記載の半導体装置。（３）半導体基板上の所定
領域にレジスト膜を形成する工程と、該レジスト膜に光
の干渉縞の露光によって凹凸表面を形成する工程と、該
凹凸表面を有するレジスト膜をマスクにしてエッチング
処理を施し、前記半導体基板の主面に凹凸表面領域を形
成する工程と、前記レジスト膜を除去した後、該凹凸表
面領域を貫挿して前記半導体基板内に不純物を導入して
不純物領域を形成する工程と、前記凹凸表面領域上に絶
縁膜及び電極層を順次積層する工程とを具備することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264665A JPS62124766A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60264665A JPS62124766A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62124766A true JPS62124766A (ja) | 1987-06-06 |
Family
ID=17406503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60264665A Pending JPS62124766A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62124766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632453A1 (fr) * | 1988-06-07 | 1989-12-08 | Samsung Electronics Co Ltd | Cellule de memoire dram a condensateur a empilage et procede pour fabriquer une telle cellule |
-
1985
- 1985-11-25 JP JP60264665A patent/JPS62124766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632453A1 (fr) * | 1988-06-07 | 1989-12-08 | Samsung Electronics Co Ltd | Cellule de memoire dram a condensateur a empilage et procede pour fabriquer une telle cellule |
| NL8803117A (nl) * | 1988-06-07 | 1990-01-02 | Samsung Electronics Co Ltd | Gestapelde condensator-dram-cel. |
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