JPH06101543B2

JPH06101543B2 - 半導体集積回路の製造方法

Info

Publication number: JPH06101543B2
Application number: JP1127322A
Authority: JP
Inventors: 利正定方; 芳明佐野; 輝夫田端
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-05-19
Filing date: 1989-05-19
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPH02305467A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。

（ロ）従来の技術半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの製造や製造方法が「最
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。

このバイポーラトランジスタ（１）は第２図に示す如
く、Ｐ型の半導体基板（２）上にＮ型のエピタキシャル
層（３）が積層され、この半導体基板（２）とエピタキ
シャル層（３）の間には、N⁺型の埋込み層（４）が形成
されている。

またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
P⁺型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。

また前記分離領域（５）によって、前記エピタキシャル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたP⁺型の
ベースコンタクト領域（８）およびN⁺型のエミッタ領域
（９）と、前記コレクタとなるエピタキシャル層が露出
している領域に形成されたコレクタコンタクト領域（1
0）とがあり、また前記エピタキシャル層（３）上に形
成されたSiO₂膜のコンタクト孔を介して形成された夫々
の電極がある。

次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、SiO₂膜
を形成し、このSiO₂膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、P⁺型の下側拡散層（1
1）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO₂膜
を形成する。このSiO₂膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって分離領域
（５）の上側拡散領域（11）の拡散孔が形成され、この
拡散孔を介してボロンが拡散されて前記分離領域（５）
が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜に前記ベー
ス領域（７）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（７）を形成する第３の工程
がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記SiO₂膜にエミッタ領
域（９）、ベースコンタクト領域（８）およびコレクタ
コンタクト領域（10）の拡散孔を形成し、この拡散孔を
介して不純物を拡散し、エミッタ領域（９）、ベースコ
ンタクト領域（８）およびコレクタコンタト領域（10）
を形成する第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜に前記エミ
ッタ領域（９）、ベースコンタクト領域（８）およびコ
レクタコンタクト領域（10）のコンタクト孔を形成し、
例えばAl蒸着して夫々の電極を形成する第５の工程があ
る。

（ハ）発明が解決しようとする課題前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。

第２図では、上下分離領域（５）の上側拡散領域（12）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。

しかも前述の工程ではコレクタ領域内のベース領域内の
ベースコンタクト領域（８）も前述と同様に破線の如く
ずれ、ベースコンタト領域（８）が紙面に対し右側にず
れればコレクタコンタクト領域（10）と近接し、またこ
のコンタクト領域（10）がエミッタ領域の左側にあれば
ベースコンタクト領域（８）は分離領域（５）と近接す
る。それ故これを防止するためにやはり余裕を設ける必
要があった。従って前述と同様に集積度の障害となって
いた。

（ニ）課題を解決するための手段本発明は前述の課題に鑑みてなされ、半導体層（22）上
に絶縁膜（40）を形成する工程と、前記半導体層（22）の予定ベース領域（27）と予定の分
離領域（26）とに対応する前記絶縁膜（40）に不純物の
導入孔（42），（41）を形成する工程と、前記予定のベース領域（27）上の前記導入孔（42）にマ
スク（44）を設け、不純物を前記予定の分離領域（26）
に導入して前記予定の分離領域（26）を拡散する工程
と、前記マスク（44）を除去した後、前記全ての導入孔（4
1），（42）から不純物を拡散して前記ベース領域（2
7）を形成する工程と、前記ベース領域（27）上と導入孔（42）の一端でセルフ
アラインして前記ベース領域（27）のコンタクト領域
（28）を形成する工程とを備えることで解決するもので
ある。

（ホ）作用エピタキシャル層（22）表面にマスク可能な膜厚のシリ
コン酸化膜より成る絶縁膜（40）を形成し、この絶縁膜
（40）に予定のベース領域（27）と予定の分離領域（2
6）の不純物導入孔（41），（42）を形成する。

その後ベース領域（27）の導入孔（42）にマスク（44）
をして、不純物を拡散すると、前記絶縁層（40）が不純
物のブロッキングマスクとなり、分離領域（26）が注入
される。

更には、前記マスク（44）を除去して全面に不純物を拡
散すると、前述同様に絶縁膜（40）がブロッキングマス
クとなって、ベース領域（27）が形成される。

従って一度に導入孔（41），（42）を形成することで、
分離領域（24）、ベース領域（27）の形成位置が決定で
きるので、従来設けていた形成位置のずれによる余裕を
省くことができる。

しかも前記ベース領域（27）のコンタクト領域（28）は
前記ベース領域（27）の導入孔（42）の一端でセルフア
ラインされるので、第１図Ｈの如く、このコンタクト領
域（28）の左端はベース領域（27）の左端と実質的に一
致する。従ってずれによる余裕を省くことができる。

（ヘ）実施例先ず説明の都合上、第１図Ｊを使って全体の構成を述べ
る。先ずＰ型のシリコン半導体基板（21）があり、この
半導体基板（21）上にはＮ型のエピタキシャル層（22）
がある。このエピタキシャル層（22）と前記半導体基板
（21）の間にはN⁺型の埋込み層（23）が複数個あり、こ
の埋込み層（23）を囲み前記エピタキシャル層を上下か
ら上側拡散領域（24）と下側拡散領域（25）を拡散して
分離する上下分離領域（26）がある。従ってこの上下分
離領域（26）によって複数のアイランドが形成されてい
る。

第１のアイランド内には、前記エピタキシャル層（22）
をコレクタ領域とし、ベース領域（27）、ベース領域の
コンタクト領域（28）、エミッタ領域（29）およびコレ
クタコンタクト領域（30′）より成るトランジスタ（3
0）がある。第２のアイランド内には、MOS容量素子（3
1）があり、エピタキシャル層（22）表面には下層電極
領域（32）があり、その上の誘電体層（33）および上層
電極（34）がある。また下層電極領域（32）の一部には
下層電極（35）とオーミックコンタクトするためのコン
タクト領域（36）がある。第３のアイランド内には拡散
抵抗（37）があり、エピタキシャル層（22）表面には拡
散抵抗領域（38）とその両端にコンタクト領域（39）が
形成されている。

先ず第１図Ａの如く、不純物濃度が10¹⁵atom/cm³程度の
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、N⁺型の埋込み層（23）の形成予定領域を蝕刻し
た後、この開口部を介してＮ型の不純物であるアンチモ
ンやヒ素をドープする。

続いて第１図Ｂの如く、P⁺型の上下分離領域（26）の下
側拡散領域（25）の形成予定領域上の熱酸化膜を開口
し、この開口部を介してＰ型の不純物であるボロンをド
ープする。

次に第１図Ｃの如く、前記半導体基板（21）上の熱酸化
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（22）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物若干上下に拡散が行なわ
れている。

次に、温度約1000℃、数時間の熱酸化によって、前記エ
ピタキシャル層（22）表面に、熱酸化膜（40）を形成し
た後、この半導体基板全体を再度熱処理して、先にドー
プした不純物を再拡散する。

従って前記下側拡散領域（25）は、前記エピタキシャル
層（22）の約半分以上まで上方拡散される。また本工程
によってエピタキシャル層（22）表面の熱酸化膜は数千
Åの厚さまで成長をし、この熱酸化膜（40）は、後述の
マスクとなる。ただし、前記熱酸化膜の代りに、例えば
シリコン窒化膜等を拡散マスクとしても良いし、CVD法
でシリコン酸化膜を形成しても良い。

またエピタキシャル層厚を従来にくらべ約半分以下にす
ると、その分前記下側拡散領域（25）もシャロー化され
る。従って横方向の広がりを減少できる。

続いて、第１図Ｄの如く、予定のMOS容量素子（31）の
下層電極領域（32）上の前記シリコン酸化膜（40）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（22）内に拡散させる。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。

続いて、第１図Ｅの如く、予定の上下分離領域（26）の
上側拡散領域（24）、予定のベース領域（27）および予
定の拡散抵抗（37）と対応する前記シリコン酸化膜（4
0）に不純物の導入孔（41），（42），（43）を形成す
る工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する。この後、エピタキシャル層（2
2）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（22）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。

続いて、第１図Ｆの如く予定のベース領域（27）および
拡散抵抗（31）上の前記導入孔（42），（43）にマスク
（44）を設け、不純物を拡散して前記上側拡散領域（2
4）を形成する。

ここでは注入イオンのブロックが可能なレジスタ膜、い
わゆるマスク（44）を全面に被覆した後、前記上側拡散
領域（24）に対応するマスク（44）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（24）を形成する。

本工程では、図の如くマスク（44）の開口部をシリコン
酸化膜（40）の導入孔（41）より大きく形成しても、こ
のシリコン酸化膜（40）がマスクとして働くので前記導
入孔（41）と前記予定の上側拡散領域（24）の形成位置
が一致することを示している。

その後、前記マスク（44）の除去、所定の熱処理を行な
い、前記上側拡散領域（24）を下側拡散領域（25）へ第
１図Ｇの如く到達させる。

続いて、第１図Ｇの如く前記全ての導入孔（41），（4
2），（43）から不純物を拡散して前記ベース領域（2
7）および拡散抵抗領域（38）を形成する工程がある。

ここでは、前工程でマスク（44）が全て除去され、前記
上側拡散領域（24）、ベース領域（27）および抵抗拡散
領域（38）の導入孔（41），（42），（43）が露出され
る。この状態でボロン（Ｂ）をイオン注入する。

従ってベース領域（27）が形成され、同時に抵抗拡散領
域（38）が形成される。しかも同時に上側拡散領域（2
4）に再度不純物がイオン拡散される。

本発明の第１の特徴とする所は、前述した第１図Ｅ乃至
第１図Ｇにある。

従来では分離領域（26）の形成およびベース領域（27）
の形成時に、設計値からのずれが生じても、両領域の接
触が生じないように余裕を設けていたが、本願は予め一
度に導入孔（41），（42），（43）を形成し、この導入
孔で形成位置を決めているので、前記余裕を設ける必要
がない。

つまり第１図Ｆの如く、ベース領域（27）の導入孔（4
2）および拡散抵抗領域（38）にマスクを設けるだけ
で、分離領域（26）の形成位置は、前記分離領域（26）
の導入孔（41）で決定できる。またベース領域（27）
は、マスクを設ける工程を用いないで、予め形成したベ
ース領域（27）の導入孔（42）で決定している。従って
従来例で示したマスクの形成ずれやベース領域の導入孔
のずれによる心配は全く不要となる。第１図Ｅの如く、
一端精度良く導入孔（41），（42），（43）が形成され
れば、この精度で夫々の拡散領域（24），（27），（3
8）の形成位置が実現できる。

しかもイオン注入で形成しているので、熱拡散と比べ夫
々の拡散領域の横方向への広がりを最小限にすることが
できる。またベース領域（27）の拡散深さを従来のそれ
より浅くすることで更に横方向への広がりを防止でき
る。

これらの理由により、ベース領域（27）の周辺に渡り余
裕が不要となり、平面的には縦、横の方向で不要となる
ので余裕を大幅に削減でき、セルサイズを縮小できる。
そのため集積度の高いチップでは、大幅にチップサイズ
を小さくできる。

第１図Ｇの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（26）上の導入孔（41）にマスクを
設け、その不純物を拡散してベース領域（27）を拡散し
ても良い。

第１図Ｆで説明した様に、ベース領域（27）および拡散
抵抗（37）と対応するマスクの開口部を、前記導入孔
（42），（43）よりやや大きくするだけで、精度良くベ
ース領域（27）および拡散抵抗（37）を決定できる。こ
こではマスクによって余剰な不純物が分離領域（24）へ
注入されるのを防止できる。

続いて第１図Ｈの如く、ベース領域（27）内に形成予定
のベース領域のコンタクト領域（45）に対応する領域
と、分離領域（26）および拡散抵抗領域（38）のコンタ
クト領域（39）上が開孔されるように、マスクとなるホ
トレジスト膜（45）を形成する工程がある。

ここでベース領域（27）のコンタクト領域（28）は、レ
ジスト左側の開孔部を若干大きくすることで導入孔（4
2）の周端の厚いシリコン酸化膜（40）でセルフアライ
ンされている。

従ってこのコンタクト領域（28）が、左方向へずれるの
を防止でき、従来例で説明した余裕を省くことができ
る。しかもセルフアラインすることでコンタクト領域
（28）を除いたベース領域は、エミッタ領域を形成する
に充分な面積を確保できる。

その後、ボロン（Ｂ）をイオン注入する工程がある。

続いて第１図Ｉの如く前記ホトレジスト膜（45）を除去
した後、エピタキシャル層（22）表面上の絶縁膜（46）
を実質的に同一にする工程がある。

本工程は後述するコレクタ孔（47）、ベース孔（48）お
よエミッタ孔（49）を開孔する工程前において、前記絶
縁膜（48）が実質的に同一膜厚になるよう形成すると、
コレクタ孔（47）、ベース孔（48）およびエミッタ孔
（49）は同時にエッチングを終了することができる。

これは、第１図Ｈで示したシリコン酸化膜であると、予
定のエミッタ領域（29）上のシリコン酸化膜は、予定の
コレクタコンタクト領域（30′）上のシリコン酸化膜よ
り薄いため、コレクタコンタクト領域（30′）のコレク
タ孔が完了に開くまでには、エミッタ領域（29）となる
エピタキシャル層がエッチングされてしまう。そのため
に、前述の如く、シリコン酸化膜を形成直し、膜厚差を
無くしてエミッタ領域（29）のエピタキシャル層のエッ
チングを防止している。

方法としては前記ホストレジスト膜（45）を除去した後
湿式でシリコン酸化膜（40）のみを除去し、再度シリコ
ン酸化膜（46）（ここではゲッタリングのためノンドー
プとリンドープの２層構造より成っている。）を付け直
す方法と、前記ホトレジスト膜（45）を除去し、前記ベ
ース領域（27）以外のシリコン酸化膜（40）が約1000Å
となるようにエッチングをする。その後、全面にノンド
ープのシリコン酸化膜、リンドープのシリコン酸化膜を
夫々数千Å積層し、全面の膜厚にあまり差が生じないよ
うにする方法がある。

従って、シリコンをエッチングしない湿式のエッチング
液でエッチングしても同時に終るのでエミッタ孔（49）
を大きくすることがない。またシリコンもエッチングし
てしまうようなドライエッチングでも、同時に終るので
エミッタ領域（29）となるシリコンのエッチングが無く
なり、特性の歩留りを向上させることができる。

更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、MOS容量素子（31）の予定の誘電体薄膜（33）が
形成されるシリコン酸化膜（46）を除去し、誘電体薄膜
（33）を形成する工程がある。

ここでシリコン酸化膜（46）は、ウエットエッチングに
より開口され、全面に数百Åのシリコン窒化膜（33）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。

最後に、全面にホストレジスト膜を形成し、異方性エッ
チングによって、予定のエミッタ領域（29）、予定のコ
レクタコンタクト領域（30′）、予定の下層電極（35）
のコンタクト領域（36）、拡散抵抗領域（38）のコンタ
クト領域（39）上のシリコン酸化膜（46）を除去し、コ
レクタ孔（47）、ベース孔（48）、エミッタ孔（49）お
よびMOS容量素子（31）と拡散抵抗（37）のコンタクト
孔（50），（51）を形成する。そして前記ホトレジスト
膜を除去した後、再度予定のエミッタ領域（29）、予定
のコレクタコンタクト領域（30′）および前記下層電極
（32）のコンタクト領域（36）に対応するエピタキシャ
ル層が露出する様に、ホトレジスト膜を形成する。

そしてこのホストレジスト膜をマスクとしてヒ素（As）
をイオン注入し、エミッタ領域（29）、コレクタコンタ
クト領域（30′）および下層電極領域（32）のコンタク
ト領域（36）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（29）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。

（ト）発明の効果以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域と予定の分離領域とに対応する絶縁膜に不純
物の導入孔を予め精度良く形成し、予定のベース領域上
の導入孔にマスクを設けて予定の分離領域を形成し、こ
のマスクを除去し、全ての導入孔に不純物を導入してベ
ース領域を形成することで、予め制度良く形成した導入
孔によってベース領域の形成位置が決定できる。従って
ベース領域によるずれは大幅に削減でき、従来設けてい
たずれによる余裕を大幅に減らすことができる。

またベース領域のコンタクト領域は、第１図Ｈの如くレ
ジスト左側の開孔部を若干大きくすることで、ベース領
域の導入孔の周端の厚いシリコン酸化膜でセルフアライ
ンされている。そのためこのコンタト領域の左方向のず
れを防止できる。

従ってこの余裕はベース領域の周辺で減らせ、またベー
ス領域のコンタクト領域のずれによる余裕を減らせるの
で、セルサイズの縮小を可能とし、その上、集積回路と
なればこのセルの数だけこの縮小面積が減らせるので、
大幅なチップサイズの縮小が可能となる。

またベース領域と分離領域は同導電型であるので、マス
クを形成せずに形成できる。従ってホストレジスト工程
を削減できるのでその分歩留りを向上できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/73 (56)参考文献特開昭55−67141（ＪＰ，Ａ) 特開昭55−105344（ＪＰ，Ａ) 特開昭57−50424（ＪＰ，Ａ) 特開昭60−111466（ＪＰ，Ａ) 特開平１−89359（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、前記エピタキシャル層上に形成される前記１層の絶縁膜
において、予定のベース領域と予定の前記上下分離領域
の上拡散層に対応する前記１層の絶縁膜に不純物の導入
孔を同時に形成する工程と、前記予定のベース領域上の前記導入孔にイオン注入用の
マスクを覆い前記上拡散層の導入孔を介して不純物をイ
オン注入し、前記上下分離領域の上拡散層を形成する工
程と、前記マスクを除去した後、前記ベースの導入孔を介して
不純物をイオン注入し前記ベース領域を形成する工程
と、前記ベース領域の導入孔の一端でセルフアラインして、
前記ベース領域のコンタクト領域を形成する工程とを備
えることを特徴とした半導体集積回路の製造方法。
【請求項２】前記ベース領域を形成する工程において、前記イオン注入用のマスクを除去した後、２つの前記導
入孔を介して不純物を同時にイオン注入することによ
り、前記ベース領域を形成すると同時に前記上拡散層に
再度不純物を導入することを特徴とした請求項１記載の
半導体集積回路の製造方法。
【請求項３】前記ベース領域を形成する工程において、前記イオン注入用のマスクを除去した後、前記予定の上
下分離領域の上拡散層上の前記導入孔にイオン注入用の
マスクを覆い、前記予定のベース領域の導入孔を介して
不純物をイオン注入し前記ベース領域を形成する請求項
１記載の半導体集積回路の製造方法。