JPH07114209B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に工程を
簡略化し集積密度を大幅に向上させた半導体集積回路の
製造方法に関するものである。

（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。

例えばバイポーラトランジスタの構造や製造方法が「最
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。

このバイポーラトランジスタ（1）は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、N⁺型の埋込み層（４）が形成さ
れている。

またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
P⁺型の分離領域（5）がある。この分離領域（5）は、エ
ピタキシャル層表面より一気に拡散しても良いし、第２
図の如く、上下分離法によって拡散しても良い。

また前記分離領域（5）によって、前記エピタキシャル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたN⁺型の
エミッタ領域（８）と、前記コレクタとなるエピタキシ
ャル層が露出している領域に形成されたコレクタコンタ
クト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO₂膜のコンタクト孔を介して形
成された夫々の電極がある。

次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、SiO₂膜
を形成し、このSiO₂膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。

ここで第２図の場合、前記分離領域（5）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、P⁺型の下側拡散層（1
0）も形成される。

次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO₂膜
を形成する。このSiO₂膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって、分離領
域（5）の上側拡散領域（11）の拡散孔が形成され、こ
の拡散孔を介してボロンが拡散されて前記分離領域
（5）が形成される第２の工程がある。

続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜に前記ベー
ス領域（７）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（７）を形成する第３の工程
がある。

更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記SiO₂膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタクト領域（９）を形成する
第４の工程がある。

最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO₂膜に前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。

（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（1）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。

第２図では、上下分離領域（5）の上側拡散領域（11）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。

しかもベース、エミッタ領域は、夫々、マスク合わせ、
エッチングおよび拡散の工程を有しているので、工程数
が長く歩留りの低下を招いていた。

更には、この半導体集積回路には、前記トランジスタ以
外に例えば拡散抵抗素子が形成されている。この拡散抵
抗素子も前述と同様な理由で集積度の向上に障害があっ
た。また抵抗値の異なる拡散抵抗素子を得ようとする
と、夫々別々に拡散工程を用いて形成しなければなら
ず、工程の簡略化に障害があった。

本願は、拡散抵抗も有した半導体集積回路の集積度を向
上し、更にはこの拡散抵抗値を容易に設定できる製造方
法を提供するものである。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、半導体層（23）上
に絶縁膜（52）を形成する工程と、 前記半導体層（23）の予定の分離領域（25）、予定のベ
ース領域（28）および予定の第１乃至第３の拡散抵抗領
域（41），（42），（43）とに対応する前記絶縁膜（5
2）に不純物の導入孔（53），（54），（55），（5
6），（57）を形成する工程と、 前記予定のベース領域（28）、予定の第２および第３の
拡散抵抗領域（42），（43）上の前記導入孔（54），
（56），（57）にマスク（58）を設け、前記予定の分離
領域（25）および予定の第１の拡散抵抗領域（41）に不
純物を導入する第３の工程と、 前記マスク（58）を除去した後、前記予定の分離領域
（25）、予定のベース領域（28）および予定の第１乃至
第３の拡散抵抗領域（41），（42），（43）に不純物を
導入する工程と、 前記ベース領域（28）の一部および前記予定の第３の拡
散抵抗領域（43）にマスク（59）を設け、前記ベース領
域（28）内のベースコンタクト領域（29）、前記予定の
第１および第２の拡散抵抗領域（41），（42）に不純物
を導入する工程とを備えることで解決するものである。

（ホ）作用 前述の手段によって、予定の分離領域（27）、予定のベ
ース領域（28）および予定の拡散抵抗（38），（41），
（42）の導入孔（53），（54），（55），（56），（5
7）を一度に形成するので、夫々の領域の形成位置がこ
の導入孔によって決定できる。従って、従来設けていた
形成位置のずれに対する余裕を省くことができるので、
占有面積を縮小でき、集積度を向上できる。

また分離領域（27）、ベース領域（28）およびベースコ
ンタクト領域（30）は、異なる不純物濃度を有してお
り、夫々をシート抵抗で表わすと、分離領域（27）は約
200Ω／□、ベース領域（28）は約1.5KΩ／□およびベ
ースコンタクト領域（29）が約400Ω／□となる。

従って第１の拡散抵抗領域（41）に、この３種類を全て
導入すると約150Ω／□となる。第２の拡散抵抗領域（4
2）は、ベース領域（28）およびベースコンタクト領域
（29）の工程と同時に不純物が注入され、約400Ω／□
となる。更に、第３の拡散抵抗領域（43）は、ベース領
域（28）の工程と同時に不純物が注入され、約1.5KΩ／
□となる。従って抵抗値が大、中、小となる３種類の拡
散抵抗を形成できるため、この３種類の抵抗を直列や並
列に組み合せることで、目的とする値の抵抗を容易に形
成することができる。

（ヘ）実施例 先ず説明の都合上、第１図Ｊを参照しながら本発明によ
って達成される半導体集積回路（21）の構成を説明す
る。

第１図Ｊに示す如く、Ｐ型のシリコン半導体基板（22）
があり、この半導体基板（22）上にはＮ型のエピタキシ
ャル層（23）がある。このエピタキシャル層（23）と前
記半導体基板（22）の間にはN⁺型の埋込み層（24）が複
数個あり、この埋込み層（24）を囲み前記エピタキシャ
ル層（23）を、上側拡散領域（25）と下側拡散領域（2
6）で分離領する上下分離領域（27）がある。従ってこ
の上下分離領域（27）によって複数のアイランドが形成
されている。

第１のアイランド内には、前記エピタキシャル層（23）
をコレクタ領域とし、ベース領域（28）、ベースコンタ
クト領域（29）およびエミッタ領域（30）より成るトラ
ンジスタ（31）がある。第２のアイランド内には、MOS
容量素子（32）があり、エピタキシャル層（23）表面に
は下層電極領域（33）と下層電極（34）のコンタクト領
域（35）があり、その上に誘電体層（36）および上層電
極（37）がある。

また第３乃至第５のアイランド内には、第１乃至第３の
拡散抵抗（38），（39），（40）があり、夫々のエピタ
キシャル層（23）の表面には、第１乃至第３の拡散抵抗
領域（41），（42），（43）が形成されている。また図
には示していないが、拡散抵抗領域の両端には、高濃度
のコンタクト領域が形成され、このコンタクト領域に電
極（44）が形成されている。

次に本発明の実施例である半導体集積回路（21）の製造
方法を説明する。

先ず第１図Ａの如く、不純物濃度が10¹⁵atom/cm³程度の
Ｐ型シリコン半導体基板（22）の表面に熱酸化膜（51）
を形成した後、N⁺型の埋込み層（24）の形成予定領域を
蝕刻した後、この開口部を介してＮ型の不純物であるア
ンチモンやヒ素をドープする。

続いて第１図Ｂの如く、P⁺型の上下分離領域（27）の下
側拡散領域（26）の形成予定領域上の熱酸化膜（51）を
開口し、この開口部を介してＰ型の不純物であるボロン
をドープする。

次に第１図Ｃの如く、前記半導体基板（22）上の熱酸化
膜（51）を全て除去してから前記半導体基板（22）上に
周知の気相成長法によって比抵抗0.1〜５Ω・cmのＮ型
のエピタキシャル層（23）を２〜８μｍの厚さで形成す
る。この時は、先にドープした不純物は若干上下に拡散
されている。

次に、温度約1000℃、数時間の熱酸化によって、前記エ
ピタキシャル層（23）表面に、熱酸化膜（52）を形成し
た後、この半導体基板全体を再度熱処理して、先にドー
プした不純物を再拡散する。

従って前記下側拡散領域（26）は、前記エピタキシャル
層（23）の約半分以上まで上方拡散される。また本工程
によってエピタキシャル層（23）表面の熱酸化膜（52）
は数千Åの厚さまで成長をし、この熱酸化膜（52）は、
後述のマスクとして使用する。ただし、前記熱酸化膜
（52）を全て除去し、例えばシリコン窒化膜等を拡散マ
スクとしても良いし、CVD法でシリコン酸化膜を形成し
ても良い。

またエピタキシャル層厚を従来にくらべ約半分以下にす
ると、その分前記下側拡散領域（26）もシャロー化でき
る。従って横方向の広がりを減少できる。

続いて、第１図Ｄの如く、予定のMOS容量素子（32）の
下層電極領域（33）上の前記シリコン酸化膜（52）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（23）内に拡散させる。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。

続いて、第１図Ｅの如く、予定の上下分離領域（27）の
上側拡散領域（25）、予定のベース領域（28）および予
定の第１乃至第３の拡散抵抗領域（41），（42），（4
3）と対応する前記シリコン酸化膜（25）に不純物の導
入孔（53），（54），（55），（56），（57）を形成す
る工程がある。

ここではポジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する。この後、エピタキシャル層（2
3）の露出している領域にダミー酸化膜を形成する。こ
のダミー酸化膜は、後のイオン注入工程によるエピタキ
シャル層（23）のダメージを減少し、またイオンをラン
ダムに分散して均一に注入するために用いる。

続いて、第１図Ｆの如く予定のベース領域（28）上の前
記導入孔（54）、前記予定の第２および第３の拡散抵抗
領域（56），（57）上にマスク（58）を設け、不純物を
前記予定の上側拡散領域（25）および前記予定の第１の
拡散抵抗領域（55）にイオン注入する。

ここでは注入イオンのブロックが可能なレジスト膜、い
わゆるマスク（58）を全面に被覆した後、前記上側拡散
領域（25）に対応するマスク（58）と前記予定の第１の
拡散抵抗領域（41）に対応するマスク（58）を除去し、
Ｐ型の不純物であるボロンを所定条件で注入する。

本工程では、図の如くマスク（58）の開口部をシリコン
酸化膜（52）の導入孔（53），（55）より大きく形成し
ても、このシリコン酸化膜（52）がマスクとして働くの
で、前記導入孔（53）と前記予定の上側拡散領域（25）
の形成位置、および前記導入孔（55）と前記予定の第１
の拡散抵抗領域（41）の形成位置が一致することを示し
ている。

続いて、第１図Ｇの如く前記マスク（58）の除去後、前
記導入孔（53），（54），（55），（56），（57）から
不純物をイオン注入し、熱処理をして前記上側拡散領域
（25）、前記ベース領域（28）および前記予定の第１乃
至第３の拡散抵抗領域（41），（42），（43）を形成す
る工程がある。

ここでは、前工程でマスク（58）が除去され、この状態
でボロン（Ｂ）をイオン注入し、熱処理される。従って
第１図Ｇでは、予定の上側拡散領域（25）、予定のベー
ス領域（28）、予定の第１乃至第３の拡散抵抗領域（4
1），（42），（43）に不純物が導入される。また前記
熱処理によって、前記上側拡散領域（25）は下側拡散領
域（26）に到達する。

本発明の第１の特徴となる点は、前記上側拡散領域（2
5）、ベース領域（28）および拡散抵抗領域（41），（4
2），（43）の導入孔（53），（54），（55），（5
6），（57）を予め形成し、この導入孔によって前記拡
散領域の位置を決定していく方法にある。

従来では、ベース領域（28）および拡散抵抗領域（4
1），（42），（43）の形成位置が、ホトマスク等のズ
レによって設計値からずれた場合、前記上側拡散領域
（25）との接触を防止するために、その離間距離に余裕
を設けていた。

一方、本願は、予め一度に導入孔（53），（54），（5
5），（56），（57）を形成し、この導入孔によって形
成位置を決めているので、前述の余裕を設ける必要がな
く、大幅に集積度を向上できるものである。

つまり第１図Ｆの如く、ベース領域（28）の導入孔（5
4）および選択された拡散抵抗領域（42），（43）にマ
スクを設けるだけで、上側拡散領域（25）および第１の
拡散抵抗領域（41）の形成位置は、この導入孔（53），
（55）で決定できる。また第１図Ｇの如く、ベース領域
（28）は、予め形成したベース領域（28）の導入孔（5
4）で決定している。従って従来例で示したマスクのず
れ等によるベース領域の導入孔のずれは全く皆無とな
る。第１図Ｅの如く、一旦精度良く導入孔（53），（5
4），（55），（56），（57）が形成されれば、この精
度で夫々の拡散領域（25），（28），（41），（42），
（43）の形成位置が実現できる。

しかもイオン注入で形成し、前記上側拡散領域（25）を
ベース領域（28）の拡散工程で同時に行なっているの
で、熱拡散と比べ夫々の拡散領域の横方向への広がりま
たはこの広がりのばらつきを最小限にすることができ
る。

これらの理由により、ベース領域（28）の周辺に渡り余
裕が不要となり、平面的には縦，横の方向で不要となる
ので余裕を大幅に削減でき、セルサイズを縮小できる。
そのため集積度の高いチップでは、大幅にチップサイズ
を小さくできる。

第１図Ｇの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（27）上の導入孔（53）にマスクを
設けても良い。

第１図Ｆで説明した様に、ベース領域（28）と対応する
マスクの開口部を、前記導入孔（54）よりやや大きくす
るだけで、精度良くベース領域（28）を決定できる。ま
た拡散抵抗も同様なことがいえる。

続いて第１図Ｈの如く、ベース領域（28）内に形成予定
のベースコンタクト領域（29）、分離領域（ここでは上
側拡散領域と対応する。）（25）、第１および第２の拡
散抵抗領域（41），（42）に対応する領域が開孔される
ように、マスクとなるホトレジスト膜（59）を形成する
工程がある。その後、ボロン（Ｂ）をイオン注入する。

従って前記ベース領域（28）内には、ベースコンタクト
領域（29）が形成される。また第１の拡散抵抗領域（4
1）には、第１図Ｆ、第１図Ｇおよび本工程の不純物拡
散によって、３種類の不純物が導入される。また第２の
拡散抵抗領域（42）には、第１図Ｇおよび本工程の不純
物拡散によって２種類の不純物が導入される。また第３
の拡散抵抗領域（43）には、本工程の不純物拡散によっ
て、１種類の不純物が導入される。

ここで前記上側拡散領域、ベース領域およびベースコン
タクト領域の不純物濃度を夫々N_ISO、N_BおよびN_BCとす
れば、前記第１乃至第３の拡散抵抗領域（41），（4
2），（43）の不純物濃度は、N_ISO＋N_B＋N_BC、N_B＋N_BC
およびN_Bとなる。またN_ISO、N_B、N_BCによって決定され
るシート抵抗は夫々、200Ω／□、1.5KΩ／□、400Ω／
□となる。従って前記第１乃至第３の拡散抵抗は、夫々
約150Ω／□、約400Ω／□および1.5KΩ／□となり、約
３倍ずつ変化している。従って大、中、小と３種類の拡
散抵抗（38），（39），（40）が形成できるため、これ
らを並列や直列に組み合せることで、目的の抵抗値を容
易に形成することができる。

続いて前記ホトレジスト膜（59）を除去し、前記エピタ
キシャル層（23）上のシリコン酸化膜（52）全てを選択
的にエッチングするが、または前記ベース領域（28）以
外のシリコン酸化膜（52）が約1000Åとなるようにエッ
チングをする。その後、全面にノンドープのシリコン酸
化膜、リンドープのシリコン酸化膜を夫々数千Å積層
し、全面の膜厚にあまり差が生じないようにしている。
これは、第１図Ｈで示したシリコン酸化膜（52）である
と、予定のエミッタ領域（30）上のシリコン酸化膜（5
2）は、予定のコレクタコンタクト領域（60）上のシリ
コン酸化膜より薄いため、コレクタコンタクト領域（6
0）の導入孔が完全に開くまでには、エミッタ領域（3
0）となるエピタキシャル層がエッチングされてしま
う。そのために、前述の如く、膜厚差を少なくしてエミ
ッタ領域（30）に対応するエピタキシャル層上のシリコ
ン酸化膜のサイドエッチング量を減少している。

更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、MOS容量素子（32）の予定の誘電体薄膜（36）が
形成されるシリコン酸化膜（61）を除去し、誘電体薄膜
（36）を形成する工程がある。

ここでシリコン酸化膜（61）は、ウエットエッチングに
より開口され、全面に数百Åのシリコン窒化膜が形成さ
れる。そしてケミカルドライエッチングによって図の如
く誘電体薄膜（36）がエッチングされる。

最後に、ホトレジスト膜を形成し、異方性エッチングに
よって、予定のエミッタ領域（30）、予定のコレクタコ
ンタクト領域（60）、予定の下層電極のコンタクト領域
（35）、および拡散抵抗領域（39）のコンタクト領域
（62）上のシリコン酸化膜（58）を除去する。そして前
記ホトレジスト膜を除去した後、再度予定のエミッタ領
域（30）、予定のコレクタコンタクト領域（60）および
前記下層電極（34）のコンタクト領域（35）に対応する
エピタキシャル層が露出する様に、ホトレジスト膜を形
成する。

そしてこのホトレジスト膜をマスクとして、ヒ素（As）
をイオン注入し、エミッタ領域（30）、コレクタコンタ
クト領域（60）および下層電極（34）のコンタクト領域
（35）を形成する。

そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（30）を下方拡散した後、ライトエッチングして、
第１図Ｊの如くアルミニウム電極を形成している。

（ト）発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域、予定の分離領域、および拡散抵抗に対応す
る絶縁膜に不純物の導入孔を予め精度良く形成し、トラ
ンジスタ領域のみを考えれば、予定のベース領域上の導
入孔にマスクを設けて予定の分離領域にイオン注入し、
このマスクを除去し、全ての導入孔に不純物をイオン注
入してベース領域および分離領域を同時に形成すること
で、予め精度良く形成した導入孔によってベース領域の
形成位置が決定できる。従ってベース領域によるずれは
大幅に削減でき、従来設けていたずれによる余裕を大幅
に減らすことができる。

また分離領域はベース領域の拡散工程と同時に行なわれ
るので、この分離領域の横広がりのばらつきを減少で
き、しかも工程を削減できる。

また拡散抵抗の領域のみを考えると、前述と同様に、予
め形成した分離領域と拡散抵抗の導入孔によって精度良
く形成位置が決定できる。よって従来設けていた余裕を
省くことができる。

従ってこの余裕はベース領域、拡散抵抗および分離領域
の周辺で減らせるので、セルサイズの縮小を可能とし、
その上、集積回路となればこのセルの数だけこの縮小面
積が減らせるので、大幅なチップサイズの縮小が可能と
なる。

また拡散抵抗は、分離領域、ベース領域およびベースコ
ンタクト領域の不純物拡散工程を活用して形成している
ので、多くの種類の抵抗値を形成できしかも従来と比較
して大幅に工程を削減できる。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路を
示す断面図である。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体層上に絶縁膜を形成する工程と、 前記半導体層の予定の分離領域、予定のベース領域およ
   び予定の第１乃至第３の拡散抵抗領域とに対応する前記
   絶縁膜に不純物の導入孔を形成する工程と、 前記予定のベース領域、予定の第２および第３の拡散抵
   抗領域上の前記導入孔にマスクを設け、前記予定の分離
   領域および予定の第１の拡散抵抗領域に不純物を導入す
   る工程と、 前記マスクを除去した後、前記予定の分離領域、予定の
   ベース領域および予定の第１乃至第３の拡散抵抗領域に
   不純物を導入する工程と、 前記ベース領域の一部および前記予定の第３の拡散抵抗
   領域にマスクを設け、前記ベース領域内のベースコンタ
   クト領域、前記予定の第１および第２の拡散抵抗領域に
   不純物を導入する工程とを備えることを特徴とした半導
   体集積回路の製造方法。
2. 【請求項２】一導電型の半導体基板上に逆導電型のエピ
   タキシャル層を形成する工程と、 前記エピタキシャル層上にシリコン酸化膜を形成する工
   程と、 前記エピタキシャル層の予定の分離領域、予定のベース
   領域および第１乃至第３の拡散抵抗領域とに対応する前
   記シリコン酸化膜に不純物の導入孔を形成する工程と、 前記ベース領域、前記予定の第２および第３の拡散抵抗
   領域上の導入孔にマスクを設け、前記予定の分離領域お
   よび予定の第１の拡散抵抗領域に不純物を導入する工程
   と、 前記マスクを除去した後、前記予定の分離領域、予定の
   ベース領域および予定の第１乃至第３の拡散抵抗領域に
   不純物を導入する工程と、 前記ベース領域の一部および前記予定の第３の拡散抵抗
   領域にマスクを設け、前記ベース領域内のベースコンタ
   クト領域、前記予定の第１および第２の拡散抵抗領域に
   不純物を導入する工程と、 前記ベース領域内の予定のエミッタ領域内に不純物を導
   入する工程とを備え、３種類の拡散抵抗およびトランジ
   スタとを形成することを特徴とした半導体集積回路の製
   造方法。