FR2632453A1 - Cellule de memoire dram a condensateur a empilage et procede pour fabriquer une telle cellule - Google Patents
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Abstract
L'invention concerne une cellule de mémoire à condensateur à empilage et un procédé pour fabriquer une telle cellule. Cette cellule de mémoire DRAM comporte une couche de polysilicium de stockage 13 formée de deux couches de polysilicium, présentant une partie épaisse au-dessus d'une région d'oxyde de champ 4 et entre une couche isolante intercalaire triple 8, 9, 10 et une couche diélectrique 16 du condensateur, ce qui permet d'obtenir pour chaque cellule de mémoire un condensateur à structure empilée et enveloppée. Application notamment aux mémoires dynamiques à accès direct à haute densité d'intégration.
Description
La présente invention concerne des cellules de
mémoire DRAM (mémoire dynamique à accès-direct) et un procé-
dé pour fabriquer de telles cellules de mémoire, et- plus particulièrement une cellule de mémoire DRAM à condensateur à empilage, qui permet de fournir une capacité élevée, sans
accroissement de la surface du condensateur dans un disposi-
tif à semiconducteurs, et un procédé pour fabriquer une tel-
le cellule de mémoire.
Récemment, dans le domaine de la technologie des
mémoires DRAM, on a assisté à une compétition visant à ré-
duire la taille des microplaquettes, tout en maintenant la
valeur de la capacité nécessaire pour chaque cellule. Con-
formément à une telle tendance, on a assisté à un progrès dans le domaine des cellules de mémoire DRAM à condensateur
disposé en tranchée et aux cellules de mémoire DRAM à con-
densateur formé par empilage. Ces techniques ont apporté une contribution importante à la technologie des mémoires
DRAM à haute densité.
Pour expliquer le procédé de fabrication d'une cellule de mémoire DRAM à condensateur-à empilage, en se référant à la figure 1 annexée à la présente demande, qui représente une vue en coupe transversale verticale d'une
cellule de mémoire RAM à condensateur à empilage, on va dé-
crire ci-après les processus de fabrication d'une telle cel-
lule de mémoire DRAM à condensateur à empilage.
Tout d'abord,on forme un puits 32 de type p dans un substrat 31 de type p. On fait croître une couche d'oxyde de champ 34 sur une région active audessus du puits +
de type p,et on forme une couche de type p au moyen de l'in-
jection d'impuretés.Après les opérations que l'on vient d'in-
diquer,on forme une couche de polysilicium de grille 35 et des régions source-drain pour des transistors,et on forme un contact afin d'obtenir une couche de polysilicium de stockage 41,et on
corrode de façon sélective la couche de polysilicium de stockage.
Ensuite, on forme une couche isolante 46 pour un condensateur, en oxydant ladite couche de polysilicium
de stockage et on dépose une couche de polysilicium 48 des-
tinée à former une plaque du condensateur. On forme succes-
sivement une couche d'oxyde 49, une couche de polysiliciure
et une couche 51 de verre au silicate de bore et de phos-
phore ainsi qu'une couche métallique 52, ce qui achève la
série d'opérations servant à fabriquer une.cellule de mé-
moireDRAM. La surface effective du condensateur 41 d'une
cellule de mémoire DRAM fabriquée conformément au mode dé-
crit précédemment est déterinée par la surface supérieure
et la surface latérale de la couche de polysilicium de stoc-
kage. Pour accroître la surface effective du condensateur à empilage, on augmentait, jusqu'alors, l'épaisseur de la
couche de polysilicium de stockage 41.
Cependant la valeur de la capacité fabriquée moyennant un accroissement de la surface latérale ne spffit pas pour des mémoires à haute densité, étant donné que la surface de la cellule d'une mémoire RAM à 4 M est égale à rm2, tandis que celle d'une mémoire DRAM à 16M se réduit à une valeur de 5 Fm2. L'accroissement d'épaisseur de la
couche de polysilicium de stockage sur l'ensemble de la sur-
face de la cellule entraîne une détérioration de la topolo-
gie de la cellule de sorte que la structuration de la cou-
che de polysilicium de stockage, de la ligne de transmis-
sion de bits et du métal est difficile. La fabrication des mémoires DRAM à haute densité d'une capacité supérieure à
4M, est difficile lorsqu'on utilise la technologie classi-
que. La raison en est que la capacité par cellule unité di-
minue fortement lorsqu'on fabrique la mémoire DRAM à 16M
conformément à la technologie antérieure.
Le but de l'invention est de fournir une cellu-
le de mémoire DRAM à condensateur à empilage et un procédé
pour fabriquer une telle cellule, qui permette la fabrica-
tion d'une cellule de mémoire DRAM à 16M en rendant max-i male la surface effective du condensateur à empilage dans
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un espace limité.
Selon un premier aspect, l'invention concerne une mémoire DRAM à condensateur à empilage, dans laquelle la surface effective du condensateur est rendue maximale grâce à l'utilisation d'une couche de polysilicium de stoc-
kage pour le condensateur. Il existe trois facteurs permet-
tant d'accroître la surface effective, conformément à la
présente invention.
L'un des facteurs concerne la couche de polysi-
licium de stockage, qui est formée de manière à être épais-
se dans une région située au-dessus de la couche d'oxyde
de champ. C'est-à-dire que la région de la couche de poly-
silicium de stockage au-dessus de la couche d'oxyde de champ est recouverte deux fois par le polysilicium, de sorte que
la capacité augmente d'autant.
Lorsqu'on élimine une première couche de poly-
silicium, hormis la partie située au-dessus de la couche d'oxyde de champ, il est préférable d'utiliser un masque
en forme de selle. Ceci est dû au fait que la surface cor-
rodée de la couche de polysilicium de stockage est très ru-
gueuse et que cet état accroit à un degré important la sur-
face effective pour le condensateur.
La formation de la couche de polysilicium de stockage en deux étapes conduit à une topologie devant être améliorée lorsque l'épaisseur dans la région du contact
avec une ligne de transmission de bits est faible.
En second lieu, une entretoise permet de régler
la valeur de la capacité. Bien que le processus de corro-
sion de la couche de polysilicium de stockage utilise la
couche d'oxyde située sur la couche de polysilicium de stoc-
kage en tant que masque de corrosion, la structure de cor-
rosion de la couche d'oxyde est limitée par le pouvoir de résolution d'une résine photosensible. C'est pourquoi, étant
donné que les dimensions du modèle de corrosion sont déter-
minées par le pouvoir de résolution, la quantité de la cou-
che de polysilicium de stockage devant être éliminée est éga-
lement affectée par le pouvoir de résolution. Cependant les entretoises ont pour effet que la couche de polysilicium de stockage subsistante est étendue, lorsque la partie de cette couche, qu'il faut enlever, est faible.
L'un des trois facteurs est la partie en dépouil-
le créée. La partie en dépouille est créée dans la région située juste audessus de la région limite de la couche de polysilicium de stockage. Ceci accroît une fois de plus,
de façon correspondante, la surface effective.
Comme cela est illustré sur la figure 4, annexée à la présente demande, on accroit la taille du condensateur à empilage conforme à la présente invention en lui donnant une surface courbe au moyen du masque en forme de selle, et en enveloppant la couche d'oxyde située au-dessus de la
couche de polysilicium de stockage par une couche diélec-
trique du condensateur. Dans la suite cette structure sera désignée sous le terme de condensateur à empilage enveloppé
en forme de selle.
Selon un autre aspect, la présente invention
concerne un procédé pour fabriquer une mémoire DRAM à con-
densateur à empilage en forme de selle enveloppée.
Plus précisément, une mémoire DRAM à condensa-
teur à empilage conforme à l'invention comporte une couche
de polysilicium de stockage utilisée pour réaliser le con-
densateur et formée avec une épaisseur importante dans une partie située entre une couche isolante intercalaire et une
couche diélectrique du condensateur.
Selon l'invention, un procédé pour fabriquer la mémoire DRAM à condensateur à empilage inclut les étapes consistant à: a) former une couche isolante intercalaire sur une région de puits dopée avec un type d'impuretés dans un substrat
semiconducteur incluant une couche de polysilicium de gril-
le, une couche d'oxyde de champ et une région d'arrêt de canal formée par le premier type d'impuretés; b) déposer une première couche de polysilicium c) éliminer de façon sélective ladite première couche de polysilicium; d) former un contact enseveli; e) déposer une seconde couche de polysilicium, les parties
restantes de ladite première couche de polysilicium et la-
dite seconde couche de polysilicium formant une couche de polysilicium de stockage; f) former une couche d'oxyde sur l'ensemble de la surface de la région de puits; g) éliminer de façon sélective ladite couche d'oxydepour chaque unité formée d'une cellule;
h) corroder de façon sélective ladite couche de polysili-
cium de stockage en utilisant ladite couche d'oxyde en tant que masque; i) corroder ladite couche d'oxyde;
j) former une couche diélectrique d'un condensateur sur la-
dite couche de polysilicium de stockage;
k) déposer une couche de polysilicium formant plaque du con-
densateur; 1) corroder de façon sélective ladite couchede polysilicium formant plaque; m) former une couche d'oxyde de polysilicium formant plaque
en oxydant la surface de ladite couche de polysilicium for-
mant plaque; et n) former une ligne de transmission de bits et une ligne
de transmission de mots.
D'autres caractéristiques et avantages de la
présente invention ressortiront de la description donnée
ci-après prise en référence aux dessins annexés, sur les-
quels: - la figure 1, dont il a déjà été fait mention, représente une vue en coupe transversale verticale d'une cellule de mémoire DRAM de l'art antérieur; - la figure 2 représente l'agencement, selon
une vue en plan, d'une cellule de mémoire RAM à condensa-
teur à empilage selon la présente invention;
- la figure 3 représente une vue en coupe ver-
ticale du dispositif de la figure 2, prise suivant la ligne A-A' sur cette figure; - la figure 4, dont il a déjà été fait mention,
représente une vue en coupe transversale verticale du dispo-
sitif de la figure 2, prise suivant la ligne B-B' sur cette figure; et les figures 5A à 5L sont des vues en coupe transversale verticale illustrant chaque étape du procédé
et montrant successivement les étapes d'un mode de fabrica-
tion de la cellule DRAM conforme à l'invention.
On va décrire ci-après la présente invention
de façon détaillée en se référant aux dessins annexés.
Sur la figure 2, le chiffre de référence 60 dé-
signe une couche de polysilicium de grille et le chiffre de référence 62 un masque en forme de selle. Les chiffres
de référence 64,66 désignent respectivement un contact en-
seveli et une couche de polysilicium de stockage. Le chif-
fre de référence 68 désigne une couche de polysilicium for-
mant plaque tandis qu'un contact pour une ligne de transmis-
sion de bits est désigné par le chiffre de référence 70.
Les références ML et BL désignent respectivement une ligne
métallique et une ligne de transmission de bits.
La figure 5 (5A-5L) représente une vue en coupe transversale verticale montrant successivement les étapes d'un mode de fabrication d'une mémoire DRAM à condensateur
à empilage.
En se référant maintenant à la figure 5A, on forme un puits 2 de type p et un puits 3 de type n dans un substrat 1 de type p. Ci-après, on va décrire le mode préféré de mise en oeuvre de la présente invention concernant l'aménagement de la région de puits de type p. Pour la région de puits
de type n, seul le type d'impuretés est modifié.
On injecte des impuretés de type p dans une ré-
gion du puits 2 de type p, qui sera une région de champ dans le puits 2, puis on fait croître une couche d'oxyde de champ
4. A partir de l'ensemble obtenu, on forme une région d'ar-
rêt de canal de type p (figure 5B).
Comme cela est illustré sur la figure 5C, on
fait croître, de façon classique, une couche d'oxyde de gril-
le 4' sur des régions devant être des régions actives, et on injecte des impuretés de manière à commander une tension
de seuil d'un transistor. Puis on dépose une couche de poly-
silicium 5 sur le substrat et on fait croître une couche
d'oxyde de polysilicium de grille 6 sur la couche de poly-
silicium. On corrode de façon sélective les couches 4',5
et 6 en utilisant une technique photolithographique classi-
que, et la couche 5 devient la couche de polysilicium de grille.
La figure 5D montre une entretoise d'oxyde 7, qui
est formée sur les parois latérales de la couche de polysi-
licium 5. Puis on injecte des impuretés formées d'ions de
type n dans le puits de type p de manière à former des ré-
gions qui deviendront une source S et un drain D d'un tran-
sistor. Ensuite, comme cela est illustré sur la figure 5E, on forme successivement des couches d'oxyde 8,9,10 (la couche d'oxyde 8 étant la couche inférieure. On forme ces
couches 8,9,10 au moyen du procédé dg dépôt chimique en pha-
se vapeur, l'épaisseur de chaque couche étant égale à envi-
ron 100 nm. Puis on dépose sur l'ensemble une première cou-
che de polysilicium 11 possédant une épaisseur d'environ
300 nm.
Les couches 8,9 et 10 jouent le rôle de la cou-
che isolante intercalaire entre les couches de polysilicium, c'est-à-dire entre la couche de polysilicium de grille 5
et la première couche de polysilicium 11. La première cou-
che de pol.ysilicium peut être formée avec le polysilicium + dopé initialement avec les impuretés de type n, ou bien on + peut introduire ces impuretés de type n par dopage après
le dépôt du polysilicium non dopé.
En se référant maintenant à la figure 5F, on voit qu'on corrode de façon sélective la première couche de polysilicium 11 en utilisant un-masque en forme de selle, en dehors du polysilicium recouvrant la surface supérieure de la couche d'oxyde de champ 4. Lors de cette opération,
le masque en forme de selle agit de telle sorte que la sur-
face corrodée de la couche de polysicilium de stockage de-
vient très rugueuse, de sorte que ceci accroit, à un degré
important, la surface effecti4re du condensateur. C'est-à-
dire que l'accroissement de l'étendue en surface avec des configurations courbes de surface augmente la quantité de polysilicium de stockage par rapport à l'autre dépôt d'une
couche de polysilicium.
Puis on forme des contacts ensevelis 12, un tel
contact enseveli étant raccordé à la source devant être con-
nectée à une seconde couche de polysicium, qui constituera une électrode de condensateur. L'ordre de formation de la
première couche de polysilicium et du contact peut être in-
versé. Ensuite, comme représenté sur la figure 5G, on
dépose la seconde couche de polysilicium 11' sur une épais-
seur d'environ 250 nm sur l'ensemble de la surface du puits de type p, et on dépose une couche d'oxyde 14, avec une épaisseur d'environ 150-300 nm, au moyen de la technique de dépôt chimique en phase vapeur, sur la seconde couche
de polysilicium.
La figure 5H illustre l'étape suivante. Le chif-
fre de référence 13 désigne une couche de stockage en poly-
silicium constituée par les première et seconde couches de polysilicium 11 et 11', ces couches 11 et 11' constituant la couche de stockage en polysilicium et étant représentées
avec des hachures simples.
En utilisant un masque de résine photosensible,
on corrode de façon sélective la couche d'oxyde 14 pour cha-
que unité d'une cellule. Lors de cette opération de corro-
sion, le modèle de corrosion de la couche d'oxyde 14 est
limité par le pouvoir de résolution de la résine photosen-
sible. Par conséquent il faut que les dimensions dumodèle
de corrosion soient au moins égales ou supérieures au pou-
voir d, résolution. Conformément à la présente invention, on utilise une entretoise formée d'oxyde afin d'augmenter au maximum la capacité. Après formation du modèle ou de la
structure de corrosion de la couche de polysilicium de stoc-
kage, on dépose une couche d'oxyde sur la couche d'oxyde
14. On forme ensuite l'entretoise formée d'oxyde 15 en uti-
lisant la technique de rétro-corrosion. Les dimensions de l'entretoise sont déterminées par l'épaisseur de la couche de stockage devant subsister, c'est-à-dire par la capacité
du condensateur conformément à une caractéristique du dis-
positif.
Sur la figure 5I, on élimine la couche de poly-
silicium de stockage 13 à nu en utilisant la couche d'oxyde restante 14 et l'entretoise formée d'oxyde 15 en tant que masque. Cette opération de corrosion met à nu les parties de la couche d'oxyde 10- située. au-dessus de la couche de
stockage éliminée. Ensuite, en utilisant la technique iso-
trope, on élimine la couche d'oxyde 10,14. La corrosion iso-
trope aboutit à ce que la couche d'oxyde 10 possède des sur-
faces en dépouille étant donné que les parties limites de la couche d'oxyde 10 sont éliminées par corrosion selon des ouvertures, par suite de la caractéristique isotrope. C'est pourquoi les parties à nu de la couche de polysilicium de
stockage augmente, et que la capacité de stockage de char-
ges augmente également.
Les degrés de dépouille dépendent de la valeur
de la capacité devant être obtenue, et sont réglées au mo-
de la différence d'épaisseur entre les couches d'oxyde 10 et 14. Si la couche 14 est plus épaisse que la couche 10,
les degrés de corrosion dans la couche 10 peuvent augmenter.
L'élimination des couches 10,14 peuvent être exécutées sé-
parément. La protection apportée à la couche d'oxyde 8
par la couche de nitrure 9 empêche l'apparition d'un court-
circuit entre la couche de polysilicium de grille 5 et la couche de polysilicium formant bloc 17 représentée sur la
figure 5J.
En se référant maintenant à la figure 5J,une couche diélectrique 16 utilisée pour un condensateur est
formée le long de l'ensemble de la surface à nu de la cou-
che de polysilicium de stockage 13. On dépose ensuite la couche de polysilicium formant plaque 17 sur le puits de type p, sur une épaisseur d'environ 150 nm, puis on élimine de façon sélective la couche de polysilicium formant plaque
17, comme représenté sur la figure 5J.
Ensuite on fait crître une couche d'oxyde du polysilicium formant plaque 18 en oxydant la couche formant
plaque 17 de manière qu'elle possède une épaisseur d'envi-
ron 100 nm.
Comme représenté sur la figure 5K, on dépose
la couche 19 de BPSG (verre aux silicates de bore et de phos-
phore sur la couche d'oxyde du polysilicium formant plaque
18 en utilisant la technique d'oxydation à basse températu-
re. Puis on provoque un fluage de la couche de BPSG afin d'aplanir la surface. En utilisant un masque, on forme un
contact de la ligne de transmission de bits et on le rem-
plit avec une couche de polysiliciure 20.
Après la mise en oeuvre des opérations indi-
quées plus haut, sur la figure 5L, on dépose la couche 21
de BPSG et on fait fluer le verre 21. Puis on forme un con-
tact pour une ligne métallique en utilisant un masque et
on dépose une couche métallique. On élimine de façon sélec-
tive la couche métallique de revêtement en utilisant un mas-
que.
Dans la cellule de mémoire DRAM fabriquée con-
formément aux opérations mentionnées précédemment, le con-
densateur possède une surface effective étendue comme re- présenté sur les figures 2 et 3, étant donné que la couche de polysilicium de stockage pour le condensateur est formée avec une épaisseur suffisante sur la couche d'oxyde de champ 4 et que la surface à nu de la couche de polysilicium de stockage 13 est accrue, ce qui entraîne l'apparition de la partie en dépouille juste au-dessus de la région limite de la couche de stockage, de sorte que la surface effective
du condensateur est étendue. En outre, grâce à l'utilisa-
tion de l'entretoise d'oxyde, on peut accroître la valeur
de la capacité-et la régler à l'aide des dimensions de cet-
te entretoise.
Les effets fournis par la cellule de mémoire DRAM fabriquée conformément à la présente invention sont
les suivants.
* Etant donné que la couche de polysilicium de stockage destinée à former une électrode du condensateur est formée non seulement-avec une épaisseur importante dans la région située au-dessus de la couche d'oxyde de champ, mais également avec une faible épaisseur au niveau de la région de contact de la ligne de transmission de bits, la surface effective du condensateur augmente et la topologie de la surface de contact de la ligne de transmission de bits
est améliorée.
Lorsqu'on élimine la couche de polysilicium de stockage, l'espace présent entre la couche de polysilicium
de stockage subsistante est aussi faible que possible, grâ-
ce à l'utilisation de l'entretoise formé d'oxyde, de sorte que la surface restante de la couche de polysilicium de
stockage est étendue et que la surface effective du conden-
sateur est encore plus accrue.
Le troisième facteur, qui accroit la surface du condensateur est le phénomène de formation d'une partie en dépouille, qui se produit dans la région située juste au-dessous de la région limite de la couche de polysilicium de stockage.
Par conséquent, étant donné que la surface ef-
fective du condensateur est accrue d'une manière très impor-
tante au moyen des trois facteurs mentionnés plus haut con-
formément à l'invention, la surface de la mémoire RAM dimi-
nue et ceci rend possible la fabrication d'une telle mémoi-
re avec une très haute densité d'intégration.
La présente invention n'est en aucune manière
limitée à l'exemple indiqué plus haut. Différentes modifi-
cations du mode d'exécution décrit ainsi que d'autres modes d'exécution de l'invention apparaîtront à l'évidence aux
spécialistes de la technique, en référence à la descrip-
tion de la présente invention. C'est pourquoi toute modifi-
cation ou autre mode d'exécution de cette sorte entre dans
le cadre de la présente invention.
Claims (14)
1. Mémoire DRAM à condensateur à empilage, caractérisée en ce qu'elle comporte une couche de polysilicium de stockage (13) utilisée pour réaliser le condensateur et formée avec une épaisseur importante dans une partie située entre une couche isolante intercalaire (8, 9, 10) et une
couche diélectrique (16) du condensateur.
2. Mémoire DRAM à condensateur à empilage selon la revendication 1, caractérisée en ce que la partie épaisse de ladite couche de polysilicium de stockage (13) est formé lans une région située
au-dessus d'une couche d'oxyde de champ (4).
3. Mémoire DRAM à condensateur à empilage selon la revendication 1 ou 2, caractérisée en ce que ladite partie épaisse de ladite couche de polysilicium de stockage (13) est réalisée sous Ia forme d'une structure empilée incluant des première et seconde couches de polysilicium
(1l, 1l').
4. Mémoire DRAM à condensateur à empilage selon la revendication 2, caractérisée en ce que ladite couche de polysilicium de stockage (13) est telle que sa surface de sa partie épaisse possède un état rugueux et que son épaisseur dans une région de contact (70) pour une ligne de transmission de bits est faible, ce qui permet d'obtenir un accroissement de la surface effective du condensateur et une amélioration de la topologie.
5. Mémoire DRAM à condensateur à empilage, selon la revendication 1, caractérisée en ce que ladite couche de polysilicium de stockage (13) utilisée pour réaliser le condensateur est formée avec une partie épaisse dans une région située au-dessus d'une couche d'oxyde de champ (4) et une partie étroite dans une région d'un contact (70) prévu pour une ligne de transmission de bits, et une partie en dépouille formée dans une région limite entre ladite couche de polysilicium de stockage (13)
et une couche située au-dessous d'elle.
6. Mémoire DRAM à condensateur à empilage selon
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la revendication 5, caractérisée en ce que la structure si-
tuée entre la couche de polysilicium de grille (5) et la cou-
che de polysilicium de stockage (13),comporte une couche infé-
rieure d'oxyde (8), une couche de nitrure (9) et une couche supérieure d'oxyde (18), ce qui permet que la couche supé-
rieure d'oxyde (10) présente une partie en dépouille.
7. Procédé pour fabriquer une mémoire DRAM à con-
densateur à empilage, caractérisé en ce qu'il inclut les éta-
pes consistant à: a) former une couche isolante intercalaire sur une région de
puits (2) dopée avec un type d'impuretés dans un substrat se-
miconducteur (1) incluant une couch Le polysilicium de grille (5), une couche d'oxyde de champ (4) et une région d'arrêt de canal formée par le premier type d'impuretés; b) déposer une première couche de polysilicium (11);
c) éliminer de façon sélective ladite première couche de po-
lysilicium (11); d) former un contact enseveli (12);
e) déposer une seconde couche de polysilicium (11'), les par-
ties restantes de ladite première couche de polysilicium (11) et ladite seconde couche de polysilicium (11') formant une couche de polysilicium de stockage (13);
f) former une couche d'oxyde (14) sur l'ensemble de la surfa-
ce de la région de puits (2); g) éliminer de façon sélective ladite couche d'oxyde-(14) pour une unité formant une cellule; h) corroder de façon sélective ladite couche de polysilicium de stockage (13) en utilisant ladite couche d'oxyde (14) en tant que masque; i) corroder ladite couche d'oxyde (14); j) former une couche diélectrique (16) du condensateur sur ladite couche de polysilicium de stockage (13); k) déposer une couche de polysilicium (17) formant plaque du condensateur; 1) corroder de façon sélective ladite couche de polysilicium (17) formant plaque m) former une couche (18) d'oxyde du polysilicium formant plaque en oxydant la surface de ladite couche de polysilicium (17) formant plaque; et n) former une ligne de transmission de bits et une ligne de transmission de mots.
8. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage selon la revendication 7, caractérisé en ce que ladite couche de polysilicium de stockage (13) est épaisse dans une région située au-dessus
de ladite couche d'oxyde de champ (4).
9. Procédé pour fabriquer une mér '-e DRAM à condensateur à empilage selon la revendication 7, caract. Je en ce qu'on exécute l'élimination sélective de ladite première couche de polysilicium (11) en utilisant un masque en forme de selle (62), ce qui a pour effet que ladite couche de polysilicium de stockage (13) est rugueuse dans sa partie épaisse, tandis que l'épaisseur de ladite couche de polysilicium de stockage est faible dans une région d'un contact prévu pour une ligne de transmission de bits.
10. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage selon la revendication 7, caractérfisé en ce qu'on dépose ladite première couche de polysilicium ( I1) en utilisant du polysilicium déjà dopé par un type d'impuretés, ou bien qu'on réalise le -dopage du polysilicium,
après son dépôt, avec un type d'impuretés.
11. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage, selon la revendication 7, caractérisé en ce que suite aux étapes a) à g) ledit procédé inclut les étapes consistant a: h) former une entretoise formée d'oxyde (7) par rétro-corrosion après avoir formé une couche d'oxyde sur ladite couche de polysilicium de stockage (13); i) corroder de façon sélective ladite couche de polysilicium de stockage (13) en utilisant ladite couche d'oxyde (14) et ladite entretoise formée d'oxyde (7) en tant que masque j) corroder ladite couche d'oxyde (14) et ladite entretoise formée d'oxyde (7); k) former une couche diélectrique (16) du condensateur sur ladite couche de polysilicium de stockage (13); 1) déposer une couche de polysilicium (17) formant plaque du condensateur m) corroder de façon sélective ladite couche de polysilicium formant plaque; n) former une couche (18) d'oxyde du polysilicium formant plaque en oxydant la surface de ladite couche de polysilicium (17) formant plaque; et o) former une ligne de transmission de bits et ligne de transmission de mots.
12. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage selon la revendication 11, caractérisé en ce que les dimensions de ladite entretoise formée d'oxyde (16) sont réglées en fonction. des capacités pour un type de dispositifs de mémoire DRAM, ce qui permet de
régler de façon effective la surface du condensateur.
13. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage, selon la revendication 7, caractérisé en ce que la couche isolante intercalaire incluant une couche d'oxyde inférieure, une couche de nitrure et une couche d'oxyde supérieure, suite aux étapes a) à g) ledit procédé inclut les étapes consistant à: h) former une entretoise formée d'oxyde (7) par rétro-corrosion après avoir formé une couche d'oxyde sur ladite couche de polysilicium de stockage (13) i) corroder de façon sélective ladite couche de polysilicium de stockage (13) en utilisant ladite couche d'oxyde (14) et ladite entretoise formée d'oxyde (7) en tant que masque; j) corroder ladite couche d'oxyde (14), ladite entretoise formée d'oxyde (7) et les parties à nu de ladite couche supérieure d'oxyde au moyen d'une corrosion isotrope; k) former une couche diélectrique (16) du condensateur sur ladite couche de polysilicium de stockage 1) déposer une couche de polysilicium (17) formant plaque du condensateur; m) corroder de façon sélective la couche de polysilicium (17) formant plaque; n) former une couche (18) d'oxyde du polysilicium formant plaque en oxydant la surface de ladite couche de polysilicium (17) formant plaque; et o) former une ligne de transmission de bits et une ligne de transmission de mots.
14. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage selon la revendication 13, caractérisé en ce que les degrés de dépouille pour ladite couche supérieure d'oxyd '0) sont réglés au moyen de l'épaisseur de ladite couche d'oxyde (14) s..uée sur ladite couche de polysilicium de stockage (16), de sorte que lorsque l'épaisseur de la couche d'oxyde (4) est supérieure à celle de la couche supérieure d'oxyde (10), le
degré de dépouille est élevé.
1i5. Procédé pour fabriquer une mémoire DRAM à condensateur à empilage, selon la revendication 13, caractérisé en ce que ladite étape c) consistant à éliminer sélectivement ladite première couche de polysilicium (11) est effectuée hormis au niveau d'une partie dans une région située
au-dessus de ladite couche d'oxyde de champ (4).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880006796A KR910010167B1 (ko) | 1988-06-07 | 1988-06-07 | 스택 캐패시터 dram셀 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| FR2632453A1 true FR2632453A1 (fr) | 1989-12-08 |
| FR2632453B1 FR2632453B1 (fr) | 1992-07-03 |
Family
ID=19275004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR888816828A Expired - Lifetime FR2632453B1 (fr) | 1988-06-07 | 1988-12-20 | Cellule de memoire dram a condensateur a empilage et procede pour fabriquer une telle cellule |
Country Status (7)
| Country | Link |
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| US (3) | US5378908A (fr) |
| JP (1) | JP2825245B2 (fr) |
| KR (1) | KR910010167B1 (fr) |
| DE (1) | DE3842474C2 (fr) |
| FR (1) | FR2632453B1 (fr) |
| GB (1) | GB2219690B (fr) |
| NL (1) | NL193882C (fr) |
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- 1988-12-16 DE DE3842474A patent/DE3842474C2/de not_active Expired - Lifetime
- 1988-12-20 NL NL8803117A patent/NL193882C/nl active Search and Examination
- 1988-12-20 JP JP63319667A patent/JP2825245B2/ja not_active Expired - Lifetime
- 1988-12-20 FR FR888816828A patent/FR2632453B1/fr not_active Expired - Lifetime
- 1988-12-20 GB GB8829637A patent/GB2219690B/en not_active Expired - Lifetime
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