WO2002056370A1 - Circuit integre et procede de fabrication - Google Patents

Circuit integre et procede de fabrication Download PDF

Info

Publication number
WO2002056370A1
WO2002056370A1 PCT/FR2002/000054 FR0200054W WO02056370A1 WO 2002056370 A1 WO2002056370 A1 WO 2002056370A1 FR 0200054 W FR0200054 W FR 0200054W WO 02056370 A1 WO02056370 A1 WO 02056370A1
Authority
WO
WIPO (PCT)
Prior art keywords
elementary
trench
substrate
box
capacitive
Prior art date
Application number
PCT/FR2002/000054
Other languages
English (en)
Other versions
WO2002056370A8 (fr
Inventor
Olivier Menut
Yvon Gris
Original Assignee
Stmicroelectronics Sa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stmicroelectronics Sa filed Critical Stmicroelectronics Sa
Priority to US10/466,145 priority Critical patent/US7115933B2/en
Priority to EP02710090A priority patent/EP1350267A1/fr
Publication of WO2002056370A1 publication Critical patent/WO2002056370A1/fr
Publication of WO2002056370A8 publication Critical patent/WO2002056370A8/fr
Priority to US11/533,939 priority patent/US7470585B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

Definitions

  • the invention relates to integrated circuits, and more particularly to analog charge storage devices, in particular analog memory points or light sensors.
  • Electronic memories usually operate with two logic levels 1 and 0. In the case of a dynamic random access memory (DRAM memory), these levels correspond to the charged state or not of a capacitor. The reading of the memory point is destructive of the state of this memory point because the charges stored in the capacitor are used as read signal. In addition, for reasons of density of the memory point, the capacitive value of the capacitor is low, and it is then impossible to differentiate several charge levels of the capacitor. In addition, the charge of the capacitor, due to the various leakage currents associated with the control devices, decreases and is not stable over time.
  • DRAM memory dynamic random access memory
  • a DRAM type memory point must, for density reasons, be as small as possible. It consists of an access transistor controlling the charge or discharge of a capacitor. This capacitor must on the one hand have a maximum capacitive value and on the other hand occupy a minimum surface. Currently the capacitor is produced either in the silicon substrate or in the upper interconnection layers of the integrated circuit.
  • the capacitor In the first case the capacitor is located next to the access transistor. In the second case, the capacitor occupies a large volume above the transistor, a volume which cannot be used to make interconnections of the integrated circuit. In these two cases, the density of the memory point, that is to say its size, is affected.
  • An object of the invention is to propose a device having a minimum surface and capable of storing charges, of offering a very long retention time of the stored charges, of allowing the reading of the stored charges without loss of information as well as the evaluation of the quantity of charges stored in an analog manner.
  • One of the aims of the invention is thus to propose the use of such a device as an analog memory point offering a non-destructive reading of the stored information.
  • Another object of the invention is to propose the use of such a device, once a matrix, as an image sensor making it possible to transform a light image into analog electrical information. More precisely, the image is transposed into a matrix, each element of which represents, in the form of analog electrical information, an element (pixel) of the original image.
  • the writing operations of this matrix are not destructive of the imprint of the previously registered image, which allows the sensor to perform elementary operations such as the superposition of two images.
  • the invention therefore provides an integrated circuit, comprising a semiconductor charge storage device comprising at least one elementary storage capacitor and an elementary active component allowing measurement of the stored charges.
  • the device comprises a substrate comprising a lower region containing at least one buried capacitive elementary trench forming said elementary storage capacitor, and an elementary box situated above said lower region of substrate and isolated laterally. by a lateral electrical insulation zone.
  • the elementary active component is produced in the elementary box or in and on the elementary box, and said capacitive elementary trench is located under the elementary active component and is in electrical contact with the elementary box.
  • the device according to the invention comprises an elementary active component with a trench-type capacitor buried located not next to the elementary component but under the elementary component.
  • the size is therefore reduced.
  • the first electrode of the capacitor is the substrate and the second electrode is a conductor filling the trench.
  • This capacitor is located below the elementary well of the active elementary component, and is connected to this elementary well by direct contact between the internal electrode of the capacitor and the elementary well.
  • the surface of the elementary box-substrate junction is reduced by the presence of the buried capacitor.
  • This elementary active component can in particular be a MOSFET transistor, a JFET transistor, or else a resistor.
  • the lateral insulation zone is advantageously formed of a trench filled with a dielectric material and has a greater depth than that of the elementary box.
  • the zone extending between the capacitive elementary trench and the lateral isolation zone forms an elementary PN junction between the elementary well and said lower substrate region. And the surface of said elementary junction is advantageously less than the contact surface of said capacitive elementary trench with the elementary box.
  • the elementary trench comprises an upper zone in contact with the elementary box and having the same type of conductivity as that of the elementary box.
  • the substrate is formed of silicon
  • the capacitive trench comprises an internal zone of doped silicon, partially enveloped by an insulating wall laterally separating said internal zone from the substrate, and surmounted by the upper zone formed of doped silicon .
  • the storage device can be used as an analog memory point.
  • the storage device comprises several adjunct elementary active components respectively associated with several capacitive elementary trenches buried in respective electrical contact with several elementary boxes, said lower substrate region forming a box isolation from the rest of the substrate, so as to form an erasable analog memory plane by application of a selected voltage on the isolation box.
  • the storage device can also be used as a light sensor.
  • the storage device comprises several adjacent elementary active components respectively associated with several capacitive elementary trenches buried in respective electrical contact with several elementary boxes, so as to form a light sensor of which each pixel is formed an elementary active component and the associated elementary trench.
  • the methods of manufacturing semiconductor components can destroy the crystal continuity of the surface of part of the initial monocrystalline semiconductor substrate. This is particularly the case when making a trench.
  • the semiconductor substrate has, at the location of the trench, a different material without a crystal structure. Consequently, the surface of the part of the substrate occupied by the trench is unusable for producing semiconductor devices.
  • the invention also makes it possible to provide a solution to this problem.
  • An object of the invention is to allow the production of a monocrystalline substrate allowing the subsequent formation of an epitaxial layer of silicon free from crystalline defects and in which the control transistor (s) of the device will be produced.
  • the invention therefore also provides a method of manufacturing an integrated circuit comprising a semiconductor charge storage device comprising an elementary active component, for example a control transistor, and an elementary storage capacitor.
  • a) an initial monocrystalline substrate is produced which locally has an elementary capacitive trench emerging at the surface of the initial substrate and forming a discontinuity in the crystal lattice
  • the initial substrate is hollowed out at the level of the elementary trench
  • the crystal lattice is amorphous at the periphery of the recess
  • a layer of amorphous material having the same composition is deposited on the structure obtained in the previous step chemical than that of the initial substrate
  • e) a thermal annealing of the structure obtained in the previous step is carried out in order to recrystallize the amorphous material in continuity with the monocrystalline network of the initial substrate
  • f) an upper layer is grown by epitaxy substrate
  • an elementary box located above and in contact with the capacitive elementary trench is defined in said
  • the method comprises, before or after step e), a surface planarization step, for example a chemical mechanical polishing.
  • a surface planarization step for example a chemical mechanical polishing.
  • the definition of the elementary box includes, for example, the production of isolation zones, an implantation and an annealing.
  • the amorphization step includes an ion implantation localized around the obvious by a masking operation.
  • a first layer of a first material and a second layer of a second material are successively deposited on the initial substrate, then an elementary trench is etched which is fills with a filling material, and in step b), a selective etching is carried out with respect to said second layer, the first layer and an upper part of the filling material of the elementary trench, so as to form lateral cavities and said obviously at the level of the crystal discontinuity, and said second layer is removed.
  • the filling of the elementary trench advantageously comprises the following steps:
  • FIG. 2 and 3 schematically illustrate two other embodiments of a storage device according to the invention.
  • the starting substrate of the process of the invention is illustrated in FIG. La and here comprises an elementary trench.
  • the initial substrate 1 is here doped N.
  • the elementary trench can be produced, according to an implementation of the method of the invention, by first depositing a layer of silicon oxide 2 on the initial silicon substrate monocrystalline 1.
  • the thickness of this layer 2 can vary between 0.01 micron and 1 micron, and is preferably of the order of 2000 ⁇ .
  • a layer of silicon nitride 3 is then deposited on the oxide 2.
  • the thickness of this layer 3 can also vary between 0.01 micron and 1 micron, and is also preferably of the order of 2000 ⁇ .
  • the elementary trench 4 has a depth of approximately 6 ⁇ m and a width, preferably less than 1 ⁇ m, for example equal to 0.3 ⁇ m.
  • a controlled thermal oxidation is then carried out so as to deposit on the walls of the elementary trench 4 a layer of silicon oxide 8 with a thickness between 40 and 1000 ⁇ , preferably between 50 and 300 A.
  • the device illustrated is obtained in figure la.
  • the doping of silicon is carried out in situ.
  • a device is obtained as illustrated in FIG. 1b.
  • the polycrystalline silicon 9, previously deposited, is then etched at least so as to remove it from the surface of the wafer. Furthermore, this etching is carried out until the level of polycrystalline silicon in the elementary trench 4 is below the surface of the initial substrate 1.
  • the following stage consists of a controlled deoxidation, essentially so as to form under the layer of silicon nitride 3 two lateral cavities of given width in the layer of oxide 2 as illustrated in FIG. Part of the silicon oxide 8 is also removed in the trench 4.
  • This deoxidation is carried out by isotropic etching with hydrofluoric acid or by isotropic plasma etching with fluorine.
  • the device illustrated in FIG. 1a is then obtained on which the trench is lined with a layer of silicon oxide 8 whose height is less than the height of the layer of doped polycrystalline silicon 9 in the elementary trench 4.
  • Two cavities lateral of given width appear under the layer of silicon nitride 3 and in the layer of silicon oxide 2.
  • the silicon nitride mask 3 is then conventionally removed.
  • the discovered silicon is then amorphized.
  • the silicon discovered at this stage of the process is the monocrystalline silicon of the substrate 1, as well as the emerging part of polycrystalline silicon doped 9 in the elementary trench 4.
  • the simultaneous localized amorphization of regions 6 and 6bis is self-aligned on the elementary trench.
  • Amorphization is carried out in a conventional manner by destroying the crystal lattice of the silicon and of the polycrystalline silicon 6bis, for example by implantation of heavy particles such as the ions. In the context of the invention, the implantation of fluoride ions will in particular be preferred.
  • a layer of amorphous silicon 7 is deposited over the entire surface of the wafer so as to at least fill the lateral cavities and obviously above the elementary trench 4.
  • the amorphous layer 7 therefore has a role of connection between regions 6 and 6bis as well as the filling of the surface.
  • the deposition of amorphous silicon is done conventionally at low temperature.
  • the device illustrated in FIG. 1d is then obtained, on which in an elementary trench 4 etched in a substrate 1, a block of polycrystalline silicon 9 is partially enveloped in a layer of silicon oxide 8. The height of this block, lower than that of the elementary trench 4, is also less than the height of the envelope of silicon oxide 8.
  • This element is surmounted by an amorphous silicon zone comprising the amorphized silicon zones 6 and 6bis and the amorphous silicon 7 deposit.
  • Thermal annealing is carried out so as to restore the crystalline structure of the amorphous silicon.
  • Thermal annealing makes it possible to recrystallize the amorphous silicon by creating a re-epitaxy of the amorphous silicon 6, 7 from the monocrystalline silicon of the initial substrate 1.
  • the restructuring of the monocrystalline silicon network leads to the figure where the previous layer of amorphous silicon now merges with the monocrystalline silicon of the substrate 1.
  • the zone 6 is spatially limited, and the border between this zone 6 and the substrate 1 is easily located by ion implantation.
  • This border is also a “soft” border, that is to say that the transition from the monocrystalline Si state to the amorphous Si state is very gradual.
  • zone 6bis makes it possible to avoid a "rise” of crystalline defects in the monocrystalline layer from polycrystalline silicon.
  • a mechanical chemical polishing is then carried out, stopping on the silicon oxide layer 2 in order to remove the layer of recrystallized silicon on the surface of the wafer.
  • the silicon oxide layer 2 is then conventionally removed.
  • the wafer is subjected to a final chemical mechanical polishing.
  • a final substrate 10 is obtained in monocrystalline silicon illustrated in FIG. 1f, the perfectly flat and uniform monocrystalline surface of which allows epitaxial growth without defect in monocrystalline silicon.
  • the thickness of the substrate 10 above the elementary trench is of the order of 0.2 microns.
  • the substrate also comprises a buried capacitive elementary trench TRC and consisting of highly doped polycrystalline silicon 90 partially surrounded by a wall of silicon oxide 8 separating it laterally from the substrate.
  • This zone corresponds to the amorphized polycrystalline silicon zone 6bis as well as to the part silicon
  • the localized destruction according to the invention of the crystal lattice before its restructuring is particularly advantageous for capacitive trenches, since it makes it possible to bury the silicon polycrystalline 90 (full capacity) by controlled etching of the flank oxide 8, without the need for an additional oxide.
  • the process continues with an epitaxial growth on the surface of the substrate 10, of an upper layer of substrate 12, formed of P-doped silicon (FIG. Lg), and having a thickness of approximately 1 ⁇ m. It is in this layer 12 that the control transistor T of the device DIS will be produced.
  • the substrate SB formed of the substrate 10 and of the layer 12, incorporates the capacitive elementary trench TRC More specifically, as illustrated in FIG. 1h, there are produced around the shallow elementary trench TRC, shallow insulating lateral zones STI having approximately l , 5 ⁇ m deep. In the volume of silicon delimited by these STI zones, an elementary CS-doped P-cell is produced by ion implantation followed by diffusion and annealing.
  • the implantation is for example a boron implantation at 10 13 at / cm 2 at an energy of 80keV. Annealing takes place, for example, at 950 ° C. for 20 minutes.
  • the depth of this elementary caisson CS is such that electrical continuity is ensured between the elementary caisson and the upper zone Ibis of the P-doped elementary trench.
  • the depth of the STI zones is sufficient to insulate two adjacent elementary caissons.
  • control transistor T here of the NMOS type, is formed in a completely conventional manner. More precisely, after having produced the lateral insulation zones STI, the gate oxide is formed, then the gate polysilicon which is etched so as to form the insulated gate G of the transistor.
  • the drain and source regions are produced in a conventional manner by double implantation before and after formation of the ES insulating spacers flanking the grid.
  • a conventional siliciding step makes it possible to metallize the drain, source and gate regions so as to allow contact making.
  • An NMOS transistor is therefore finally obtained, the elementary well CS of which is isolated from the substrate by an elementary P / N junction and by the dielectric layer 8 of the elementary trench TRC.
  • the capacitive elementary trench under the box makes it possible - to produce a MOS transistor close to the minimum dimensions, the CS box of this transistor being directly connected to an electrode of the capacitive elementary trench without using a metallic interconnection level - increasing the capacitive value between the elementary box and the substrate, - the reduction in the surface of the elementary junction “box P / substrate N”, therefore the reduction in the currents of this elementary junction and in particular the leakage currents.
  • the device can thus be advantageously used as an analog memory point or as an elementary light sensor.
  • the DIS device When the DIS device is used as an analog memory point, it operates with three cycles, namely a write cycle, a cycle for retaining the stored information, and a read cycle.
  • the elementary box CS is polarized at a given negative voltage. More precisely, for example, the substrate is polarized at OV, the drain at -IV, and the source and the grid are left floating. Electrons are then injected into the floating CS caisson and polarize it at said negative voltage, for example -IV.
  • the charge thus stored is important because the capacitive value of the box vis-à-vis the substrate is high. This charge disappears only very slowly because the leakage currents, in particular those vis-à-vis the substrate, are low.
  • control transistor depends directly on the potential of the well.
  • the threshold voltage of the transistor increases when the potential of the housing decreases.
  • the drain current is a function of the voltage of the well for a given drain voltage. The knowledge of this drain current allows the measurement of the voltage of the box, and consequently the measurement of the quantity of stored charges. This measurement is analog and non-destructive for the charges stored in the floating box.
  • FIG. 1a several (for example three) adjacent pairs of transistors T1-T3 and associated buried capacitive trenches TRC 1-TRC3 are shown diagrammatically. Each pair forms a pixel of a light sensor.
  • the initial substrate is P-doped. Consequently, a double box structure is provided, comprising a N-doped CD diffusion isolation box.
  • the elementary boxes CS 1 -CS3 of the transistors are then formed as indicated above and are mutually separated by STI isolation zones.
  • An additional CSN box, type N, is also produced by implantation and enables the CD broadcast box to be polarized.
  • the matrix sensor with several pixels works with three cycles, namely a precharge cycle, a cycle of taking into account the light information, and a read cycle.
  • a precharge cycle a cycle of taking into account the light information
  • a read cycle a cycle of taking into account the light information
  • the potential of the well of each pixel can be fixed as explained previously by the polarization of the drain (for example -I V).
  • Another advantageous possibility for this type of sensor consists in biasing the source, the gate and the drain of the transistor at 0V, and in biasing the well CSN (therefore the wells CS 1 - CS3) successively at -IV then at 0V.
  • each pixel When the light information is taken into account, the source, the gate and the drain of each transistor are left floating, and the CSN well is polarized at 0V. When a bright image is formed on the surface of the sensor, each pixel is lit differently. In particular, the luminous flux increases the leakage current of each Csi / CD box junction. This results in an increase in the potential of each elementary well Csi as a function of the illumination.
  • the previously formed image is read by measuring the voltage of the elementary wells Csi through the current of each control transistor. This measurement is analog and non-destructive. The measurement of the light intensity is therefore analog.
  • MOS transistor As an elementary active component, it would be possible to provide any active component allowing a measurement of the stored charges, in particular a resistance or an effect transistor. field junction (JFET transistor).
  • JFET transistor field junction
  • Figure 2 schematically illustrates a charge storage device whose elementary active component is a resistor.
  • This resistance R is for example a layer of silicon doped N, whose resistive value depends on the number of carriers (electrons) in this resistance.
  • concentration of dopants is less than 5 10 18 at / cm 3 , the difference of potential between the resistance and the CS elementary box will create a depletion (depletion) of the resistance in carriers.
  • the value of this resistance is therefore correlated with that of the potential of the elementary box.
  • the value of the resistance which can easily be measured in a conventional manner is generally an image of the potential of the elementary well and therefore of the quantity of charges stored.
  • This device is therefore very simple to make and economical.
  • FIG. 3 schematically illustrates a charge storage device whose elementary active component is a JFET transistor.
  • the resistive layer doped N under the gate of the transistor is pinched by the potential of the gate and by the potential of the elementary well CS.
  • the measurement of the current flowing in the JFET transistor provides an image of the quantity of charges stored.
  • This device offers the advantage of being more efficient, in particular in terms of sensitivity, than that illustrated in FIG. 2.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Selon un mode de mise en oeuvre, le circuit intégré, comprend un dispositif semiconducteur de stockage de charges comportant au moins un transistor de commande T et un condensateur de stockage TRC. Le dispositif comprend un substrat comportant une région inférieure contenant au moins une tranchée capacitive enterrée TRC formant ledit condensateur de stockage, et un caisson CS situé au-dessus de ladite région inférieure de substrat. Le transistor de commande T est réalisé dans et sur le caisson et ladite tranchée capacitive est située sous le transistor et est en contact avec le caisson.

Description

CIRCUIT INTEGRE ET PROCEDE DE FABRICATION
L' invention concerne les circuits intégrés, et plus particulièrement les dispositifs analogiques de stockage de charges, en particulier des points mémoire analogiques ou des capteurs lumineux.
Les mémoires électroniques fonctionnent habituellement avec deux niveaux logiques 1 et 0. Dans le cas d'une mémoire dynamique à accès aléatoire (mémoire DRAM), ces niveaux correspondent à l' état chargé ou non d' un condensateur. La lecture du point mémoire est destructrice de l' état de ce point mémoire car on utilise les charges stockées dans le condensateur comme signal de lecture. En outre, pour des raisons de densité du point mémoire, la valeur capacitive du condensateur est faible, et il est alors impossible de différencier plusieurs niveaux de charge du condensateur. De plus la charge du condensateur, en raison des divers courants de fuite associés aux dispositifs de commande, décroît et n'est pas stable au cours du temps.
Un point mémoire de type DRAM doit pour des raisons de densité être le plus petit possible. Il est constitué d'un transistor d' accès commandant la charge ou la décharge d' un condensateur. Ce condensateur doit d'une part présenter une valeur capacitive maximale et d' autre part occuper une surface minimale. Actuellement le condensateur est réalisé soit dans le substrat en silicium soit dans les couches supérieures d'interconnexion du circuit intégré.
Dans le premier cas le condensateur est situé à côté du transistor d' accès. Dans le deuxième cas, le condensateur occupe un volume important au dessus du transistor, volume qui ne peut pas être utilisé pour réaliser des interconnexions du circuit intégré. Dans ces deux cas, la densité du point mémoire, c' est-à-dire son encombrement, s'en trouve affectée.
L' invention vise à apporter une solution à ce problème. Un but de l' invention est de proposer un dispositif présentant une surface minimale et capable de stocker des charges, d' offrir une très longue durée de rétention des charges stockées, de permettre la lecture des charges stockées sans perte de l' information ainsi que l 'évaluation de la quantité de charges stockées de façon analogique.
L' un des buts de l'invention est ainsi de proposer l' utilisation d' un tel dispositif en tant que point mémoire analogique offrant une lecture non destructrice de l' information mémorisée.
L' invention a encore pour but de proposer l' utilisation d'un tel dispositif, une fois matrice, en tant que capteur d'image permettant de transformer une image lumineuse en information électrique analogique. Plus précisément l'image est transposée dans une matrice dont chaque élément représente sous forme d'information électrique analogique, un élément (pixel) de l' image originelle. Les opérations d' écriture de cette matrice ne sont pas destructrices de l'empreinte de l'image précédemment inscrite, ce qui permet au niveau du capteur d'effectuer des opérations élémentaires comme la superposition de deux images.
L'invention propose donc un circuit intégré, comprenant un dispositif semiconducteur de stockage de charges comportant au moins un condensateur de stockage élémentaire et un composant actif élémentaire permettant une mesure des charges stockées. Selon une caractéristique générale de l'invention, le dispositif comprend un substrat comportant une région inférieure contenant au moins une tranchée élémentaire capacitive enterrée formant ledit condensateur de stockage élémentaire, et un caisson élémentaire situé au-dessus de ladite région inférieure de substrat et isolé latéralement par une zone d'isolation électrique latérale. Le composant actif élémentaire est réalisé dans le caisson élémentaire ou dans et sur le caisson élémentaire, et ladite tranchée élémentaire capacitive est située sous le composant actif élémentaire et est en contact électrique avec le caisson élémentaire.
En d' autre termes, le dispositif selon l'invention comporte un composant actif élémentaire avec un condensateur de type tranchée enterrée située non pas à côté du composant élémentaire mais sous le composant élémentaire. L'encombrement est donc réduit. La première électrode du condensateur est le substrat et la deuxième électrode est un conducteur remplissant la tranchée. Ce condensateur est situé au-dessous du caisson élémentaire du composant actif élémentaire, et est relié à ce caisson élémentaire par contact direct entre l' électrode interne du condensateur et le caisson élémentaire. La surface de la jonction caisson élémentaire-substrat est réduite par la présence du condensateur enterré. Ce composant actif élémentaire peut être notamment un transistor MOSFET, un transistor JFET, ou bien une résistance.
La zone d'isolation latérale est avantageusement formée d'une tranchée remplie d' un matériau diélectrique et a une profondeur plus importante que celle du caisson élémentaire.
La zone s'étendant entre la tranchée élémentaire capacitive et la zone d'isolation latérale forme une jonction PN élémentaire entre le caisson élémentaire et ladite région inférieure de substrat. Et la surface de ladite jonction élémentaire est avantageusement inférieure à la surface de contact de ladite tranchée élémentaire capacitive avec le caisson élémentaire. Selon un mode de réalisation, la tranchée élémentaire comporte une zone supérieure en contact avec le caisson élémentaire et ayant le même type de conductivité que celui du caisson élémentaire.
Selon un mode de réalisation, le substrat est formé de silicium, et la tranchée capacitive comporte une zone interne de silicium dopé, partiellement enveloppée d' une paroi isolante séparant latéralement ladite zone interne du substrat, et surmontée de la zone supérieure formée de silicium dopé.
Le dispositif peut être utilisé en tant que point mémoire analogique. Dans ce cas, selon un mode de réalisation, le dispositif de stockage comporte plusieurs composants actifs élémentaires adj acents respectivement associés à plusieurs tranchées élémentaires capacitives enterrées en contact électrique respectif avec plusieurs caissons élémentaires, ladite région inférieure de substrat formant un caisson d' isolation vis à vis du reste du substrat, de façon à former un plan mémoire analogique effaçable par application d'une tension choisie sur le caisson d'isolation.
Le dispositif peut aussi être utilisé en tant que capteur lumineux. Dans ce dernier cas, selon un mode de réalisation, le dispositif de stockage comporte plusieurs composants actifs élémentaires adjacents respectivement associés à plusieurs tranchées élémentaires capacitives enterrées en contact électrique respectif avec plusieurs caissons élémentaires, de façon à former un capteur lumineux dont chaque pixel est formé d'un composant actif élémentaire et de la tranchée élémentaire associée.
Les procédés de fabrication des composants semiconducteurs peuvent détruire la continuité cristalline de la surface d'une partie du substrat initial semiconducteur monocristallin. C'est notamment le cas lors de la réalisation d'une tranchée. Le substrat semiconducteur présente, à l'endroit de la tranchée, un matériau différent sans structure cristalline. En conséquence la surface de la partie du substrat occupée par la tranchée, est inutilisable pour réaliser des dispositifs semiconducteurs. L' invention permet également d' apporter une solution à ce problème.
Un but de l'invention est de permettre la réalisation d'un substrat monocristallin autorisant la formation ultérieure d' une couche épitaxiale de silicium exempte de défauts cristallins et dans laquelle on réalisera le ou les transistors de commande du dispositif.
L' invention propose donc également un procédé de fabrication d'un circuit intégré comprenant un dispositif semiconducteur de stockage de charges comportant un composant actif élémentaire, par exemple un transistor de commande, et un condensateur de stockage élémentaire. Selon une caractéristique générale de l'invention, a) on élabore un substrat initial monocristallin présentant localement une tranchée élémentaire capacitive débouchant à la surface du substrat initial et formant une discontinuité du réseau cristallin, b) on évide le substrat initial au niveau de la tranchée élémentaire, c) on amorphise le réseau cristallin en périphérie de l'évidemment, d) on dépose sur la structure obtenue à l'étape précédente une couche de matière amorphe ayant la même composition chimique que celle du substrat initial, e) on effectue un recuit thermique de la structure obtenue à l'étape précédente afin de recristalliser la matière amorphe en continuité avec le réseau monocristallin du substrat initial, f) on fait croître par épitaxie une couche supérieure de substrat, g) on définit dans ladite couche supérieure de substrat, un caisson élémentaire situé au-dessus et au contact de la tranchée élémentaire capacitive, et on réalise le composant actif élémentaire dans et sur ledit caisson élémentaire.
Selon un mode de mise en œuvre, le procédé comprend, préalablement ou postérieurement à l' étape e), une étape d' aplanissement de surface, par exemple un polissage mécano-chimique. La définition du caisson élémentaire comporte par exemple la réalisation de zones d'isolation, une implantation et un recuit.
Selon un mode de mise en œuvre, l' étape d' amorphisation comporte une implantation ionique localisée autour de l' évidemment par une opération de masquage. Selon un mode de mise en œuvre, dans l' étape a), on dépose successivement sur le substrat initial une première couche d' un premier matériau et une deuxième couche d' un deuxième matériau, puis on grave une tranchée élémentaire que l' on remplit avec un matériau de remplissage, et dans l'étape b), on effectue une gravure sélective vis-à-vis de ladite deuxième couche, de la première couche et d' une partie supérieure du matériau de remplissage de la tranchée élémentaire, de façon à former des cavités latérales et ledit évidemment au niveau de la discontinuité cristalline, et on retire ladite deuxième couche . Dans l'étape a), le remplissage de la tranchée élémentaire comprend avantageusement les étapes suivantes :
- on tapisse les parois de la tranchée élémentaire avec de l'oxyde par oxydation thermique ; - on dépose du silicium polycristallin fortement dopé dans la tranchée élémentaire de manière à la remplir ;
- on grave le silicium polycristallin déposé précédemment de manière à ce que le niveau de remplissage de la tranchée élémentaire soit en dessous de la surface du substrat initial. D'autres avantages et caractéristique de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels
- les figures la à li illustrent schématiquement les principales étapes d' un procédé selon l'invention ainsi que des modes de réalisation d'un dispositif de stockage selon l'invention, et
- les figures 2 et 3 illustrent schématiquement deux autres modes de réalisation d'un dispositif de stockage selon l' invention.
Le substrat de départ du procédé de l'invention, ou substrat initial, est illustré sur la figure la et comporte ici une tranchée élémentaire. Le substrat initial 1 est ici dopé N. La tranchée élémentaire peut être réalisée, selon une mise en œuvre du procédé de l'invention, par dépôt dans un premier temps d'une couche d' oxyde de silicium 2 sur le substrat initial en silicium monocristallin 1. L'épaisseur de cette couche 2 peut varier entre 0,01 micron et 1 micron, et est de préférence de l' ordre de 2000 Â.
On dépose ensuite sur l' oxyde 2 une couche de nitrure de silicium 3. L' épaisseur de cette couche 3 peut également varier entre 0,01 micron et 1 micron, et est également de préférence de l' ordre de 2000 Â.
On grave ensuite, de manière classique, tout d' abord le nitrure 3 et l'oxyde 2, puis finalement le silicium monocristallin du substrat 1 à l' aide d' une opération de photo-lithographie, pour former la tranchée élémentaire 4. La tranchée élémentaire 4 a une profondeur de 6μm environ et une largeur, de préférence inférieure à lμm, par exemple égale à 0,3μm.
On effectue ensuite une oxydation thermique contrôlée de manière à déposer sur les parois de la tranchée élémentaire 4 une couche d' oxyde de silicium 8 d'épaisseur comprise entre 40 et 1000 Â, de préférence entre 50 et 300 A. on obtient le dispositif illustré à la figure la.
On dépose ensuite sur la plaquette et de manière à remplir la tranchée élémentaire 4, du silicium polycristallin 9 fortement dopé P+.
Le dopage du silicium est réalisé in situ.
On obtient un dispositif tel qu' illustré à la figure lb.
On grave ensuite le silicium polycristallin 9, déposé précédemment, au moins de manière à le retirer de la surface de la plaquette. Par ailleurs, cette gravure est menée jusqu' à ce que le niveau du silicium polycristallin dans la tranchée élémentaire 4 soit en dessous de la surface du substrat initial 1.
L'étape suivante consiste en une désoxydation contrôlée, essentiellement de manière à former sous la couche de nitrure de silicium 3 deux cavités latérales de largeur donnée dans la couche d' oxyde 2 comme l'illustre la figure le. On retire également une partie de l' oxyde de silicium 8 dans la tranchée 4.
Cette désoxydation s' effectue par gravure isotrope à l' acide fluorhydrique ou encore par gravure plasma isotrope au fluor. On obtient alors le dispositif illustré à la figure le sur laquelle la tranchée est tapissée d' une couche d' oxyde de silicium 8 dont la hauteur est inférieure à la hauteur de la couche de silicium polycristallin dopé 9 dans la tranchée élémentaire 4. Deux cavités latérales de largeur donnée apparaissent sous la couche de nitrure de silicium 3 et dans la couche d' oxyde de silicium 2.
On retire ensuite de manière classique le masque de nitrure de silicium 3.
On amorphise ensuite le silicium découvert. Le silicium découvert à ce stade du procédé est le silicium monocristallin du substrat 1 , ainsi que la partie émergente de silicium polycristallin dopé 9 dans la tranchée élémentaire 4. On crée ainsi des zones de silicium amorphe référencées 6 et 6bis (figure ld). L' amorphisation simultanée localisée des régions 6 et 6bis est auto-alignée sur la tranchée élémentaire. L' amorphisation s'effectue de manière classique par destruction du réseau cristallin du silicium et du silicium polycristallin 6bis, par exemple par implantation de particules lourdes telles que les ions. Dans le cadre de l'invention, on préférera notamment l' implantation d' ions fluorure.
On dépose ensuite sur toute la surface de la plaquette une couche de silicium amorphe 7 de manière à au moins combler les cavités latérales et l'évidemment au dessus de la tranchée élémentaire 4. La couche amorphe 7 déposée a donc ici un rôle de liaison entre les régions 6 et 6bis ainsi que de rebouchage de la surface. Le dépôt de silicium amorphe se fait de manière classique à basse température. On peut par exemple utiliser un four LPCND (dépôt chimique basse pression)en injectant du silane à température suffisamment faible, par exemple inférieure à 600°C, typiquement à 400°C. On obtient alors le dispositif illustré à la figure ld, sur laquelle dans une tranchée élémentaire 4 gravée dans un substrat 1 , un bloc de silicium polycristallin 9 est partiellement enveloppé dans une couche d'oxyde de silicium 8. La hauteur de ce bloc, inférieure à celle de la tranchée élémentaire 4, est également inférieure à la hauteur de l'enveloppe d'oxyde de silicium 8. Cet élément est surmonté d' une zone de silicium amorphe comportant les zones de silicium amorphisé 6 et 6bis et le silicium amorphe 7 déposé.
On effectue un recuit thermique de manière à restaurer la structure cristalline du silicium amorphe. Le recuit thermique permet de recristalliser le silicium amorphe en créant une ré-épitaxie du silicium amorphe 6, 7 à partir du silicium monocristallin du substrat initial 1. La restructuration du réseau de silicium monocristallin conduit à la figure le où la précédente couche de silicium amorphe se fond maintenant avec le silicium monocristallin du substrat 1. Il convient de noter ici que selon l' invention, la zone 6 est spatialement limitée, et la frontière entre cette zone 6 et le substrat 1 est facilement localisée par l'implantation ionique. Cette frontière est par ailleurs une frontière « douce », c' est à dire que le passage de l' état Si monocristallin à l'état Si amorphe est très progressif. Ces caractéristiques conduisent à un bon rendement de recristallisation de la zone 6, et à une recristallisation sans défauts, que l' on peut difficilement obtenir avec une surface à recristalliser importante.
De plus l' amorphisation de la zone 6bis permet d' éviter une « remontée » de défauts cristallins dans la couche monocristalline à partir du silicium polycristallin.
On effectue ensuite un polissage mécano chimique s' arrêtant sur la couche d' oxyde de silicium 2 pour retirer la couche de silicium recristallisé en surface de la plaquette. On élimine ensuite de manière classique la couche d' oxyde de silicium 2. Puis, afin de planifier la surface, on soumet la plaquette à un ultime polissage mécano chimique.
Après les étapes d'égalisation de la surface du substrat, on obtient un substrat final 10 en silicium monocristallin illustré à la figure lf, dont la surface monocristalline parfaitement plane et uniforme permet la croissance épitaxiale sans défaut de silicium monocristallin. L'épaisseur du substrat 10 au dessus de la tranchée élémentaire est de l' ordre de 0,2 micron. Le substrat comporte par ailleurs une tranchée élémentaire capacitive enterrée TRC et constituée de silicium polycristallin 90 fortement dopé partiellement enveloppé d' une paroi d'oxyde de silicium 8 le séparant latéralement du substrat
1. Au-dessus de cette tranchée élémentaire capacitive enterrée et dans le substrat 1, il subsiste une zone dopée Ibis, de même conductivité que le silicium polycristallin 90. Cette zone correspond à la zone de silicium polycristallin amorphisée 6bis ainsi qu' à la partie de silicium
7 dopée par diffusion des dopants lors du recuit.
La destruction localisée selon l' invention du réseau cristallin avant sa restructuration, est particulièrement avantageuse pour des tranchées capacitives, car elle permet d' enterrer le silicium polycristallin 90 (toute la capacité) par une gravure contrôlée de l' oxyde de flanc 8, sans qu' il soit nécessaire de prévoir un oxyde supplémentaire.
Le procédé se poursuit par une croissance épitaxiale sur la surface du substrat 10, d' une couche supérieure de substrat 12, formée de silicium dopé P (figure lg), et ayant une épaisseur de lμm environ. C'est dans cette couche 12 que va être réalisé le transistor de commande T du dispositif DIS . Le substrat SB, formé du substrat 10 et de la couche 12, incorpore la tranchée élémentaire capacitive TRC Plus précisément, comme illustré sur la figure lh, on réalise autour de la tranchée élémentaire enterrée TRC, des zones latérales isolantes peu profondes STI ayant environ l ,5μm de profondeur. Dans le volume de silicium délimité par ces zones STI, on réalise par implantation ionique suivie d'une diffusion et d'un recuit, un caisson élémentaire CS dopé P. L'implantation est par exemple une implantation de bore à 1013 at/cm2 à une énergie de 80keV. Le recuit s' effectue par exemple à 950°C pendant 20minutes. La profondeur de ce caisson élémentaire CS est telle qu' une continuité électrique est assurée entre le caisson élémentaire et la zone supérieure Ibis de la tranchée élémentaire dopée P. La profondeur des zones STI est suffisante pour assurer l'isolation de deux caissons élémentaires adjacents.
A l'intérieur du volume délimité par les zones STI, on forme de façon tout à fait classique le transistor de commande T, ici de type NMOS. Plus précisément, après avoir réalisé les zones d' isolation latérales STI, on forme l' oxyde de grille, puis le polysilicium de grille que l' on grave de façon à former la grille isolée G du transistor.
Les régions de drain et de source sont réalisées de façon classique par double implantation avant et après formation des espaceurs isolants ES flanquant la grille. Une étape classique de siliciuration permet de métalliser les régions de drain, source et grille de façon à permettre des prises de contacts. On obtient donc finalement un transistor NMOS dont le caisson élémentaire CS est isolé du substrat par une jonction élémentaire P/N et par la couche diélectrique 8 de la tranchée élémentaire TRC.
La tranchée élémentaire capacitive sous le caisson permet - de réaliser un transistor MOS proche des dimensions minimales, le caisson CS de ce transistor étant directement connecté à une électrode de la tranchée élémentaire capacitive sans utiliser de niveau d'interconnexion métallique - l' augmentation de la valeur capacitive entre le caisson élémentaire et le substrat, - la diminution de la surface de la jonction élémentaire « caisson P/substrat N », donc la diminution des courants de cette jonction élémentaire et en particulier les courants de fuite.
Le dispositif peut ainsi être avantageusement utilisé comme point mémoire analogique ou bien comme capteur élémentaire de lumière.
Lorsque le dispositif DIS est utilisé comme point mémoire analogique, il fonctionne avec trois cycles, à savoir un cycle d' écriture, un cycle de rétention de l' information stockée, et un cycle de lecture.
Lors de l'écriture, on polarise le caisson élémentaire CS à une tension négative donnée. Plus précisément on polarise par exemple le substrat à OV, le drain à -IV, et on laisse la source et la grille flottantes. Des électrons sont alors injectés dans le caisson CS flottant et le polarisent à ladite tension négative, par exemple -IV.
Lors de la rétention, la charge ainsi stockée est importante car la valeur capacitive du caisson vis-à-vis du substrat est forte. Cette charge ne disparaît que très lentement car les courants de fuite, en particulier ceux vis-à-vis du substrat, sont faibles.
Les caractéristiques du transistor de commande dépendent directement du potentiel du caisson. En particulier pour un transistor MOS de type N, la tension de seuil du transistor augmente lorsque le potentiel du caisson diminue. Ainsi, pour une polarisation de la grille supérieure à la tension de seuil correspondant à un potentiel du caisson nul , le courant de drain est une fonction de la tension du caisson pour une tension de drain donnée. La connaissance de ce courant de drain permet la mesure de la tension du caisson, et par conséquent la mesure de la quantité de charges stockées. Cette mesure est analogique et non destructrice pour les charges stockées dans le caisson flottant.
Sur la figure li, on a représenté schématiquement plusieurs (par exemple trois) paires adjacentes de transistors T1-T3 et de tranchées capacitives enterrées associées TRC 1-TRC3. Chaque paire forme un pixel d' un capteur lumineux.
Par rapport au mode de mise en oeuvre détaillé ci-avant, le substrat initial est dopé P. Par conséquent il est prévu une structure à double caisson comportant un caisson d' isolation diffusé CD dopé N.
Les caissons élémentaires CS 1 -CS3 des transistors sont ensuite formés comme indiqué ci-avant et sont mutuellement séparés par des zones d'isolation STI. Un caisson supplémentaire CSN, de type N, est également réalisé par implantation et permet de polariser le caisson diffusé CD.
Le capteur matrice à plusieurs pixels ( en pratique plusieurs millions de pixels ) fonctionne avec trois cycles, à savoir un cycle de précharge, un cycle de prise en compte de l'information lumineuse, et un cycle de lecture. Lors de la précharge, le potentiel du caisson de chaque pixel peut être fixé comme expliqué précédemment par la polarisation du drain (par exemple -I V). Une autre possibilité avantageuse pour ce type de capteur consiste à polariser la source, la grille et le drain du transistor à 0V, et à polariser le caisson CSN (donc les caissons CS 1 - CS3) successivement à -IV puis à 0V.
Avec cette solution, tous les caissons élémentaires Csi se trouvent à un potentiel proche de -IV lorsque la tension du caisson CSN (ou CD) passe à 0V. Les potentiels des caissons ne varient pas au cours du temps pour les mêmes raisons que celles exposées précédemment.
Lors de la prise en compte de l'information lumineuse, on laisse la source, la grille et le drain de chaque transistor, flottants, et on polarise le caisson CSN à 0V. Lorsqu' une image lumineuse est formée à la surface du capteur, chaque pixel est éclairé différemment. En particulier, le flux lumineux augmente le courant de fuite de chaque jonction caisson Csi / caisson CD. Il en résulte une augmentation du potentiel de chaque caisson élémentaire Csi en fonction de l' éclairement.
La lecture de l'image précédemment formée se fait par la mesure de la tension des caissons élémentaires Csi à travers le courant de chaque transistor de commande. Cette mesure est analogique et non destructrice. La mesure de l'intensité lumineuse est par conséquent analogique.
Il est également possible, si le cycle de précharge n'est pas effectué, de comparer deux images successives pour mesurer, par exemple leur différences. On facilite alors les méthodes de compactage d'une image numérisée. La structure illustrée sur la figure li peut aussi être utilisée en tant que plan mémoire analogique effaçable par application d'une tension choisie sur le caisson d' isolation CD.
Alors que les modes de réalisation et de mise en œuvre qui viennent d' être décrits, utilisent un transistor MOS comme composant actif élémentaire, il serait possible de prévoir tout composant actif permettant une mesure des charges stockées, notamment une résistance ou un transistor à effet de champ à jonction (transistor JFET).
A cet égard, la figure 2 illustre schématiquement un dispositif de stockage de charge dont le composant actif élémentaire est une résistance.
Cette résistance R est par exemple une couche de silicium dopée N, dont la valeur résistive dépend du nombre de porteurs (électrons) dans cette résistance. Ainsi, à titre indicatif, si la concentration de dopants est inférieure à 5 1018 at/cm3, la différence de potentiel entre la résistance et le caisson élémentaire CS va créer un appauvrissement (depletion) de la résistance en porteurs. La valeur de cette résistance est par conséquent corrélée avec celle du potentiel du caisson élémentaire. Dans cette variante, la valeur de la résistance que l' on peut aisément mesurer de façon classique, est d' une façon générale une image du potentiel du caisson élémentaire et donc de la quantité de charges stockées.
Ce dispositif est par conséquent très simple à réaliser et économique.
La figure 3 illustre schématiquement un dispositif de stockage de charge dont le composant actif élémentaire est un transistor JFET.
Dans ce cas la couche résistive dopée N sous la grille du transistor, est pincée par le potentiel de la grille et par le potentiel du caisson élémentaire CS.
La mesure du courant circulant dans le transistor JFET fournit une image de la quantité de charges stockées.
Ce dispositif offre l' avantage d' être plus performant, en particulier en terme de sensibilité, que celui illustré sur la figure 2.

Claims

REVENDICATIONS
1. Circuit intégré, comprenant un dispositif semiconducteur de stockage de charges comportant au moins un condensateur de stockage élémentaire et un composant actif élémentaire permettant une mesure des charges stockées, caractérisé par le fait que le dispositif comprend un substrat comportant une région inférieure contenant au moins une tranchée élémentaire capacitive enterrée formant ledit condensateur de stockage élémentaire, et un caisson élémentaire situé au-dessus de ladite région inférieure de substrat et isolé latéralement par une zone d'isolation électrique latérale, par le fait que le composant actif élémentaire est réalisé dans le caisson élémentaire ou dans et sur le caisson élémentaire et par le fait que ladite tranchée élémentaire capacitive est située sous le composant actif élémentaire et est en contact électrique avec le caisson élémentaire.
2. Circuit selon la revendication 1 , caractérisé par le fait que la zone d'isolation latérale est formée d' une tranchée remplie d'un matériau diélectrique et a une profondeur plus importante que celle du caisson élémentaire.
3. Circuit selon la revendication 1 ou2, caractérisé par le fait que la zone s'étendant entre la tranchée élémentaire capacitive et la zone d'isolation latérale forme une jonction PN élémentaire entre le caisson élémentaire et ladite région inférieure de substrat, la surface de ladite jonction élémentaire étant inférieure à la surface de contact de ladite tranchée élémentaire capacitive avec le caisson élémentaire.
4. Circuit selon l' une des revendications précédentes, caractérisé par le fait que la tranchée élémentaire comporte une zone supérieure en contact avec le caisson élémentaire et ayant le même type de conductivité que celui du caisson élémentaire.
5. Circuit selon la revendication 4, caractérisé par le fait que le substrat est formé de silicium, par le fait que la tranchée élémentaire capacitive comporte une zone interne de silicium dopé, partiellement enveloppée d' une paroi isolante séparant latéralement ladite zone interne du substrat, et surmontée de ladite zone supérieure formée de silicium dopé.
6. Circuit selon la revendication 5, caractérisé par le fait que le substrat a une conductivité de type N, par le fait que la zone interne et la zone supérieure de la tranchée élémentaire capacitive ainsi que le caisson élémentaire ont une conductivité de type P.
7. Circuit selon l'une des revendications précédentes, caractérisé par le fait que le composant actif élémentaire est une résistance.
8. Circuit selon l' une des revendications 1 à 6, caractérisé par le fait que le composant actif élémentaire est un transistor MOS .
9. Circuit selon l' une des revendications 1 à 6, caractérisé par le fait que le composant actif élémentaire est un transistor JFET.
10. Circuit selon l'une des revendications précédentes, caractérisé par le fait que le dispositif forme un point mémoire analogique.
1 1. Circuit selon l'une des revendications 1 à 9, caractérisé par le fait que le dispositif de stockage comporte plusieurs composants actifs élémentaires adjacents respectivement associés à plusieurs tranchées élémentaires capacitives enterrées en contact électrique respectif avec plusieurs caissons élémentaires, ladite région inférieure de substrat formant un caisson d' isolation vis à vis du reste du substrat, de façon à former un plan mémoire analogique effaçable par application d'une tension choisie sur le caisson d' isolation.
12. Circuit selon l' une des revendications 1 à 9, caractérisé par le fait que le dispositif de stockage comporte plusieurs composants actifs élémentaires adjacents respectivement associés à plusieurs tranchées élémentaires capacitives enterrées en contact électrique respectif avec plusieurs caissons élémentaires, de façon à former un capteur lumineux dont chaque pixel est formé d' un composant actif élémentaire et de la tranchée élémentaire associée.
13. Procédé de fabrication d' un circuit intégré comprenant un dispositif semiconducteur de stockage de charges comportant au moins un composant élémentaire actif et un condensateur de stockage élémentaire, caractérisé par le fait que : a) on élabore un substrat initial monocristallin (1 ) présentant localement une tranchée élémentaire capacitive débouchant à la surface du substrat initial et formant une discontinuité du réseau cristallin, b) on évide le substrat initial au niveau de la tranchée élémentaire, c) on amorphise le réseau cristallin en périphérie de l'évidemment, d) on dépose sur la structure obtenue à l' étape précédente une couche de matière amorphe ayant la même composition chimique que celle du substrat initial, e) on effectue un recuit thermique de la structure obtenue à l'étape précédente afin de recristalliser la matière amorphe en continuité avec le réseau monocristallin du substrat initial, f) on fait croître par épitaxie une couche supérieure de substrat, g) on définit dans ladite couche supérieure de substrat, un caisson élémentaire situé au-dessus et au contact de la tranchée capacitive élémentaire, et on réalise le composant actif élémentaire dans le caisson élémentaire ou dans et sur le caisson élémentaire.
14. Procédé selon la revendication 13 , caractérisé par le fait qu' il comprend, préalablement ou postérieurement à l'étape e), une étape d' aplanissement de surface.
15. Procédé selon la revendication 14, caractérisé par le fait que l' étape d' aplanissement comporte un polissage mécano- chimique.
16. Procédé selon l' une des revendications 13 à 15 , caractérisé par le fait que l' étape d' amorphisation comporte une implantation ionique localisée autour de l'évidemment par une opération de masquage.
17. Procédé selon l' une des revendications 13 à 16, caractérisé par le fait que dans l'étape a), on dépose successivement sur le substrat initial ( 1) une première couche (2) d'un premier matériau et une deuxième couche (3) d'un deuxième matériau, puis on grave une tranchée (4) que l' on remplit avec un matériau de remplissage, et par le fait que dans l' étape b), on effectue une gravure sélective vis-à-vis de ladite deuxième couche (3), de la première couche et d' une partie supérieure du matériau de remplissage de la tranchée élémentaire, de façon à former des cavités latérales et ledit évidemment au niveau de la discontinuité cristalline, et on retire ladite deuxième couche (2).
18. Procédé selon la revendication 17 , caractérisé en ce que dans l'étape a), le remplissage de la tranchée élémentaire comprend les étapes suivantes : on tapisse les parois de la tranchée élémentaire (4) avec de l'oxyde (8) par oxydation thermique ; - on dépose du silicium polycristallin (9) fortement dopé dans la tranchée élémentaire (4) de manière à la remplir ; on grave le silicium polycristallin (9) déposé précédemment de manière à ce que le niveau de remplissage de la tranchée élémentaire (4) soit en dessous de la surface du substrat initial ( 1).
19. Procédé selon l'une des revendications 13 à 18, caractérisé par le fait que la définition du caisson élémentaire comporte la réalisation de zones d'isolation, une implantation et un recuit.
PCT/FR2002/000054 2001-01-12 2002-01-09 Circuit integre et procede de fabrication WO2002056370A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US10/466,145 US7115933B2 (en) 2001-01-12 2002-01-09 Integrated circuit and fabrication process
EP02710090A EP1350267A1 (fr) 2001-01-12 2002-01-09 Circuit integre et procede de fabrication
US11/533,939 US7470585B2 (en) 2001-01-12 2006-09-21 Integrated circuit and fabrication process

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0100419A FR2819632B1 (fr) 2001-01-12 2001-01-12 Circuit integre comportant un dispositif analogique de stockage de charges, et procede de fabrication
FR01/00419 2001-01-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/533,939 Division US7470585B2 (en) 2001-01-12 2006-09-21 Integrated circuit and fabrication process

Publications (2)

Publication Number Publication Date
WO2002056370A1 true WO2002056370A1 (fr) 2002-07-18
WO2002056370A8 WO2002056370A8 (fr) 2002-08-08

Family

ID=8858769

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/FR2002/000054 WO2002056370A1 (fr) 2001-01-12 2002-01-09 Circuit integre et procede de fabrication

Country Status (4)

Country Link
US (2) US7115933B2 (fr)
EP (1) EP1350267A1 (fr)
FR (1) FR2819632B1 (fr)
WO (1) WO2002056370A1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008137441A2 (fr) * 2007-05-01 2008-11-13 Dsm Solutions, Inc. Cellule de mémoire vive dynamique à effet de champ à jonction et applications pour celle-ci
FR3085540A1 (fr) * 2018-08-31 2020-03-06 Stmicroelectronics (Rousset) Sas Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
FR2889356A1 (fr) * 2005-07-26 2007-02-02 St Microelectronics Crolles 2 Cellule memoire a un transistor a corps isole a sensibilite de lecture amelioree
US7414460B1 (en) 2006-03-31 2008-08-19 Integrated Device Technology, Inc. System and method for integrated circuit charge recycling
US7729149B2 (en) * 2007-05-01 2010-06-01 Suvolta, Inc. Content addressable memory cell including a junction field effect transistor
US7633784B2 (en) * 2007-05-17 2009-12-15 Dsm Solutions, Inc. Junction field effect dynamic random access memory cell and content addressable memory cell
US9059030B2 (en) * 2011-10-07 2015-06-16 Micron Technology, Inc. Memory cells having capacitor dielectric directly against a transistor source/drain region
FR3099964B1 (fr) * 2019-08-14 2024-03-29 St Microelectronics Crolles 2 Sas Procédé de réalisation d’une électrode dans un substrat de base et dispositif électronique

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4215027A1 (de) * 1991-05-07 1992-11-12 Olympus Optical Co Festkoerper-abbildungsvorrichtung
EP0905771A2 (fr) * 1997-09-30 1999-03-31 Siemens Aktiengesellschaft Cellule DRAM avec capacité ensillonée et son procédé de fabrication
US5998821A (en) * 1997-05-21 1999-12-07 Kabushiki Kaisha Toshiba Dynamic ram structure having a trench capacitor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
US4728623A (en) * 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US5981332A (en) * 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US6600199B2 (en) * 2000-12-29 2003-07-29 International Business Machines Corporation Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity
FR2819636B1 (fr) * 2001-01-12 2003-09-26 St Microelectronics Sa Circuit integre comportant un point memoire de type dram, et procede de fabrication
FR2819631B1 (fr) * 2001-01-12 2003-04-04 St Microelectronics Sa Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4215027A1 (de) * 1991-05-07 1992-11-12 Olympus Optical Co Festkoerper-abbildungsvorrichtung
US5998821A (en) * 1997-05-21 1999-12-07 Kabushiki Kaisha Toshiba Dynamic ram structure having a trench capacitor
EP0905771A2 (fr) * 1997-09-30 1999-03-31 Siemens Aktiengesellschaft Cellule DRAM avec capacité ensillonée et son procédé de fabrication

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"ONE-DEVICE CMOS DRAM CELL WITH BURIED POLY TRENCH AND DRAIN REACH THROUGH", IBM TECHNICAL DISCLOSURE BULLETIN, IBM CORP. NEW YORK, US, vol. 30, no. 11, 1 April 1988 (1988-04-01), pages 451 - 452, XP000035475, ISSN: 0018-8689 *
"VERTICAL CONDUCTING CONNECTION TO A POLY-SI TRENCH IN SI", IBM TECHNICAL DISCLOSURE BULLETIN, IBM CORP. NEW YORK, US, vol. 31, no. 12, 1 May 1989 (1989-05-01), pages 310 - 312, XP000097262, ISSN: 0018-8689 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008137441A2 (fr) * 2007-05-01 2008-11-13 Dsm Solutions, Inc. Cellule de mémoire vive dynamique à effet de champ à jonction et applications pour celle-ci
WO2008137441A3 (fr) * 2007-05-01 2008-12-31 Dsm Solutions Inc Cellule de mémoire vive dynamique à effet de champ à jonction et applications pour celle-ci
FR3085540A1 (fr) * 2018-08-31 2020-03-06 Stmicroelectronics (Rousset) Sas Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication
US10937746B2 (en) 2018-08-31 2021-03-02 Stmicroelectronics (Rousset) Sas Integrated ultralong time constant time measurement device and fabrication process
US11721646B2 (en) 2018-08-31 2023-08-08 Stmicroelectronics (Rousset) Sas Integrated ultralong time constant time measurement device and fabrication process

Also Published As

Publication number Publication date
US20040113193A1 (en) 2004-06-17
US7115933B2 (en) 2006-10-03
US20070015326A1 (en) 2007-01-18
WO2002056370A8 (fr) 2002-08-08
US7470585B2 (en) 2008-12-30
FR2819632B1 (fr) 2003-09-26
EP1350267A1 (fr) 2003-10-08
FR2819632A1 (fr) 2002-07-19

Similar Documents

Publication Publication Date Title
EP0712163B1 (fr) Dispositif à mémoire non-volatile électriquement effaçable et procédé de réalisation d'un tel dispositif
EP0852814B1 (fr) Transistor mos a puits quantique et procedes de fabrication de celui-ci
US7470585B2 (en) Integrated circuit and fabrication process
FR2713016A1 (fr) Dispositif semiconducteur à haute intégration et procédé pour la fabrication de celui-ci.
FR2544537A1 (fr) Dispositif de memoire a semi-conducteurs du type memoire dynamique a acces direct ou aleatoire (dram) a haute densite d'integration et procede de fabrication d'un tel dispositif
FR2725309A1 (fr) Dispositif memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
EP0648375A1 (fr) Memoire eeprom de type flash a triples grilles et son procede de fabrication
EP1418625B1 (fr) Procédé de mémorisation d'une donnée binaire dans une cellule-mémoire d'un circuit intégré de mémoire, circuit intégré correspondant et procédé de fabrication
FR2955200A1 (fr) Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2858717A1 (fr) Procede de fabrication d'une cellule auto-alignee du type silicium-oxyde-nitrure-oxyde-silicium et cette cellule
FR2818012A1 (fr) Dispositif semi-conducteur integre de memoire
FR2673325A1 (fr) Dispositif de memoire a semiconducteurs avec un condensateur empile.
EP1042818B1 (fr) Dispositif de mémoire multiniveaux à blocage de Coulomb et méthodes correspondantes de fabrication et d'opération
EP1271657A1 (fr) Dispositif semiconducteur intégréde mémoire de type DRAM et procédé de fabrication correspondant
FR2549274A1 (fr) Cellule de memoire vive dynamique a rendement eleve et procede de fabrication
FR2830124A1 (fr) Memoire vive
EP1225637A1 (fr) Circuit intégré comportant un dispositif semiconducteur de type photodiode, et procédé de fabrication
FR2609350A1 (fr) Cellule de memoire a armature de stockage enterree
FR2819636A1 (fr) Circuit integre comportant un point memoire de type dram, et procede de fabrication
FR2819631A1 (fr) Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat
FR2778019A1 (fr) Condensateur de cellule de memoire vive dynamique et son procede de fabrication
EP0570257A1 (fr) Dispositif semiconducteur à effet de champ avec grille secondaire, procédé de réalisation et application à un dispositif à commande matricielle
FR2679379A1 (fr) Procede de fabrication de circuits integres avec electrodes tres etroites.
FR2720191A1 (fr) Transistor à effet de champ à grille isolée, et procédé de fabrication correspondant.

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

AK Designated states

Kind code of ref document: C1

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: C1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

CFP Corrected version of a pamphlet front page

Free format text: REVISED TITLE RECEIVED BY THE INTERNATIONAL BUREAU AFTER COMPLETION OF THE TECHNICAL PREPARATIONS FOR INTERNATIONAL PUBLICATION; WITH AN UPDATED VERSION OF THE PAGE ONE OF THE DESCRIPTION

Free format text: REVISED TITLE RECEIVED BY THE INTERNATIONAL BUREAU AFTER COMPLETION OF THE TECHNICAL PREPARATIONS FOR INTERNATIONAL PUBLICATION; WITH AN UPDATED VERSION OF THE PAGE ONE OF THE DESCRIPTION

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2002710090

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2002710090

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10466145

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: JP

WWW Wipo information: withdrawn in national office

Country of ref document: JP