FR2818012A1 - Dispositif semi-conducteur integre de memoire - Google Patents

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Abstract

Le dispositif semi-conducteur intégré de mémoire comprend au moins une structure intégrée de point-mémoire comportant une zone semi-conductrice de puits quantique 6 enterrée dans le substrat 1 de la structure et disposée sous la grille isolée 7 d'un transistor, et des moyens de polarisation 16 aptes à polariser la structure de façon à permettre le chargement ou le déchargement de charges dans le puits quantique ou hors du puits quantique.

Description

Dispositif semi-conducteur intégré de mémoire.
L'invention concerne les circuits intégrés, et plus particulièrement les dispositifs semi-conducteurs de mémoires, et notamment mais non exclusivement les mémoires dites "embarquées" ("embedded" en langue anglaise), c'est-à-dire des mémoires qui sont par exemple réalisées conjointement à d'autres composants par un même procédé (process) technologique, et destinées à être intégrées ensemble
au sein d'un circuit intégré spécifique (ASIC).
Les mémoires vives dynamiques DRAM ("Dynamic Random Access Memory" en langue anglaise) représentent près de deux tiers de la l0 production de mémoires sur le marché. Aujourd'hui, dans la course à l'intégration, on distingue deux architectures prédominantes connues par l'homme du métier sous leurs dénominations anglosaxonnes de "Trench
Cells" et "Stacked Cells".
Dans les architectures dites "à tranchées" (Trench Cells), le condensateur de mémorisation est réalisé par une tranchée ménagée dans
le substrat à côté du transistor d'accès du point-mémoire.
Dans une architecture du type "à empilement" (Stacked Cells), le condensateur de mémorisation est réalisé au-dessus du transistor
d'accès et débordant légèrement par rapport à ce transistor d'accès.
Ces deux architectures, bien que technologiquement complexes, s'appliquent plus aisément à des circuits intégrés ne comportant que des mémoires, et sont difficilement intégrables en tant que mémoires embarquées dans des circuits intégrés, en particulier des circuits intégrés
de technologie CMOS.
Parmi les mémoires existant sur le marché, on peut également citer par exemple les mémoires mortes, en particulier les mémoires mortes électriquement programmables (EPROM). De telles mémoires présentent l'avantage d'un encombrement plus faible que celui d'une mémoire DRAM, mais présentent l'inconvénient d'avoir un temps de lecture plus long que le temps de lecture d'une mémoire DRAM. Par contre, la mémoire DRAM présente un temps de lecture et d'écriture plus rapide qu'une mémoire EPROM, mais nécessite un
encombrement plus important.
L'invention vise à proposer un nouveau dispositif intégré semi-
conducteur de mémoire qui combine l'avantage d'un encombrement faible, du type de celui d'une mémoire EPROM, tout en offrant un temps de
lecture et d'écriture comparable à celui d'une mémoire DRAM, c'est-à-
dire plus rapide qu'une mémoire morte du type EPROM.
L'invention propose donc un dispositif semi-conducteur intégré
de mémoire, comprenant au moins une structure intégrée de point-
mémoire comportant une zone semi-conductrice de puits quantique enterrée dans le substrat de la structure et disposée sous la grille isolée d'un transistor. Le dispositif comporte également des moyens de polarisation aptes à polariser la structure de façon à permettre le chargement ou le déchargement de charges dans le puits quantique ou hors
du puits quantique.
L'un des intérêts de la structure ainsi proposée réside dans le fait que la quantité de charge stockée est très réduite, ce qui permet de s'affranchir d'un condensateur de stockage spécifique. La sensibilité de lecture n'est pas pour autant annihilée grâce à l'utilisation du gain du transistor dans le processus de lecture. Ainsi, la structure selon l'invention présente l'avantage d'avoir une zone de stockage des charges sous le transistor d'accès avec un temps de lecture et d'écriture très rapide, et présente de ce fait des possibilités d'intégration et de densité accrues
par rapport aux architectures de mémoires actuellement en production.
Par ailleurs, la sensibilité plus grande de la nouvelle structure la prédispose aussi aux applications optoélectroniques, par exemple en tant
que capteur d'image, détecteur de lumière ou élément optoélectronique.
Contrairement aux structures de type EPROM, la barrière qui piège les charges est constituée par un puits quantique au lieu d'une couche d' oxyde, ce qui implique que le processus de charge et de décharge de la mémoire selon l'invention ne nécessite pas le passage d'un courant à travers un oxyde. Ceci est particulièrement avantageux du point de vue de
la rapidité et de la fiabilité de la structure mémoire selon l'invention.
Selon un mode de réalisation de l'invention, le substrat est formé d'un premier matériau semi-conducteur ayant un premier type de conductivité. Ce premier matériau peut être par exemple du silicium dopé P dans le cas o la mémoire est une structure de type NMOS. La zone de puits quantique est formée d'une couche semi-conductrice enterrée et composée d'un deuxième matériau semi-conducteur ayant également le premier type de conductivité mais un intervalle entre la bande de valence et la bande de conduction plus petit que l'intervalle correspondant du
premier matériau.
A titre indicatif, ce deuxième matériau peut être un alliage de siliciumgermanium. La structure de point-mémoire comporte également des régions isolantes enterrées s'étendant latéralement entre ladite couche semiconductrice enterrée (le puits quantique) et les régions de source et de drain du transistor. La structure de point-mémoire comporte également une région de canal du transistor située dans la partie supérieure du substrat au-dessus de la couche semi-conductrice enterrée et des zones d'extension de source et de drain faiblement dopées (zones NLDD dans le cas d'une structure NMOS) s'étendant entre la région de canal et les régions de source et de drain et au-dessus d'une partie au moins des
régions isolantes enterrées.
A cet égard, il est préférable que la longueur de la zone de puits quantique soit sensiblement égale à la longueur de la grille. En effet, plus la longueur de la zone de puits quantique est faible, moins la structure présentera d'effet mémoire. A l'inverse, plus la zone de puits quantique est grande, plus il y a de risque d'une recombinaison des porteurs entre la zone
de puits quantique et les zones d'extension de source et de drain.
Naturellement, l'homme du métier saura ajuster la longueur de la
zone de puits quantique en fonction de l'application envisagée.
Lorsque le premier matériau est du silicium et que le deuxième matériau est un alliage de silicium et de germanium, le pourcentage de germanium joue un rôle vis-à-vis de la hauteur de la barrière "vue" par les porteurs piégés dans le puits quantique, ainsi que vis-à-vis du raccordement des mailles avec le silicium lors de l'épitaxie utilisée dans la
fabrication du dispositif selon l'invention.
Plus précisément, plus le pourcentage de germanium est faible, moins haute sera la barrière vue par les porteurs piégés dans le puits quantique. Par ailleurs, plus le pourcentage de germanium est élevé, plus le raccordement des mailles de silicium-germanium avec les mailles de
silicium sera problématique lors de l'épitaxie.
En d'autres termes, plus le pourcentage de germanium est élevé, plus il y a de risque d'une relaxation du silicium de germanium, provoquant l'apparition de dislocation dans le silicium et pouvant
conduire à un non fonctionnement de la mémoire.
Là encore, l'homme du métier saura ajuster le pourcentage de
germanium à utiliser, notamment en fonction de l'épaisseur du matériau.
On choisira par exemple un pourcentage de germanium inférieur ou égal à % et supérieur ou égal à 20%, pour des épaisseurs de l'ordre de la dizaine de nanomètres. Pour des épaisseurs plus faibles, on pourra
augmenter le pourcentage de germanium.
Le dopage de la zone de puits quantique a également une influence sur le comportement de la structure de point-mémoire. Ainsi, plus le dopage de la zone de puits quantique est élevé, plus la hauteur de la barrière sera importante. A l'inverse, plus le dopage de la zone de puits quantique est faible, plus la barrière sera basse, conduisant à un temps de confinement des charges plus court, et par conséquent à une perte plus
rapide de l'effet mémoire.
L'ajustement de ce dopage dépend de l'application envisagée. A titre indicatif, on peut choisir un dopage de la zone de puits quantique
compris entre 1017 at/cm3 et 1020 at/cm3.
De même, le dopage du substrat est avantageusement choisi de façon à être suffisant pour autoriser un fonctionnement du transistor. Il est également préférable que ce dopage ne soit pas trop élevé. En effet, du côté du canal de conduction du transistor (partie supérieure du substrat), un dopage trop important peut conduire à une modification du courant de drain due à la présence des trous confinés, tandis que du côté substrat (partie inférieure du substrat), un dopage trop fort influe sur la courbure de la bande de valence et par conséquent sur la tendance des charges à s'évacuer. A titre indicatif, on choisira de préférence un dopage du substrat inférieur ou égal à 1019 at/cm3 et supérieur à 1015 at/cm3. D'autres avantages et caractéristiques de l'invention
apparaîtront à l'examen de la description détaillée d'un mode de
réalisation, nullement limitatif, et des dessins annexés, sur lesquels: la figure 1 illustre schématiquement un mode de réalisation d'un dispositif semi-conducteur intégré de mémoire selon l'invention; - la figure 2 illustre schématiquement un diagramme de bande du dispositif de la figure 1 selon le sens vertical; - la figure 3 illustre sous forme de courbe l'effet mémoire obtenu par un dispositif selon l'invention; et les figures 4a à 4g illustrent schématiquement les principales étapes d'un procédé de fabrication permettant d'obtenir un dispositif selon l'invention.
Sur la figure 1, la référence DM désigne un dispositif semi-
conducteur intégré de mémoire selon l'invention, par exemple de type
NMOS.
Ce dispositif comporte un substrat semi-conducteur 1, par exemple en silicium, et ayant le type de conductivité P (puisque le
dispositif selon l'invention est ici à titre d'exemple un dispositif NMOS) .
Ce substrat comporte à gauche (sur la figure 1) d'une région d'isolation électrique 10 (du type classique LOCOS ou tranchée peu profonde), une zone active au sein de laquelle sont réalisés, comme on le verra plus en détail ci-après, une zone de puits quantique ainsi que le transistor d'accès T du point-mémoire. A droite de la région d'isolation 10, est ménagé sur la surface supérieure du substrat 1 un contact métallique 15 permettant de polariser le substrat 1 du dispositif avec une tension de
substrat Vsub.
La structure intégrée de point-mémoire du dispositif selon l'invention, comporte par ailleurs une zone semi-conductrice 6 formant un puits quantique. Cette zone de puits quantique 6 est enterrée dans le substrat 1 et disposée sous la grille isolée 7 du transistor T (ici un
transistor NMOS).
La zone de puits quantique 6 est formée ici d'un matériau semi-
conducteur, par exemple un alliage de silicium-germanium, ayant le même type de conductivité que le matériau du substrat (en l'espèce le type de conductivité P). Cette zone de puits quantique 6 est délimitée latéralement par des régions isolantes enterrées 2 (ou "bouchons" diélectriques) formées d'un matériau isolant tel que du dioxyde de silicium. Ces régions isolantes enterrées 2 s'étendent jusqu'aux régions de source et de drain 5 et 19 du transistor. Ces régions de source et de drain, ici de type N, sont fortement dopées, par exemple avec une concentration
de 1020 at/cm3.
Ces régions de source et de drain 5 et 19 sont prolongées classiquement par des zones d'extension de source et de drain 17 et 18, plus faiblement dopées (zones NLDD). A titre indicatif, le dopage de ces
zones, également de type N, peut être de l'ordre de 1016 à 1019 at/cm3.
Ces zones d'extension 17 et 18 délimitent une partie supérieure 3 du substrat formant la région de canal du transistor T. Dans l'exemple décrit ici, la zone 6 de puits quantique est légèrement plus petite que la longueur de la grille 7 et les zones d'extension de source et de drain 17 et 18 s'étendent quasiment totalement sur les bouchons diélectriques 2 sans venir chevaucher la zone de puits
quantique 6.
Le transistor T comporte également une couche d'oxyde de grille 4, par exemple en dioxyde de silicium. Enfin, comme il est classique en la matière, la grille 7, par exemple en polysilicium de type N, est flanquée
d'espaceurs isolants 8 et 9.
Enfin, des métallisations (contacts) de source 13, de drain 14, et de grille 12, sont respectivement réalisées sur les régions de source, de drain et de grille, de façon à permettre l'application de tensions de
polarisation prédéterminées.
Ainsi, on reliera par exemple la source à la masse et l'on appliquera une tension de polarisation de grille Vg sur la grille et une
tension de polarisation de drain Vd sur le drain.
Toutes ces tensions de polarisation Vg, Vd et Vsub sont délivrées par des moyens de polarisation 16 formés par exemple par une ou
plusieurs sources de tension.
Le silicium a un intervalle entre la bande de valence et la bande de conduction ("gap" en langue anglaise) égal à environ 1,12 eV. Le germanium pur a, quant à lui, un intervalle entre la bande de valence et la bande de conduction égal à 0,66 eV. Un alliage de silicium-germanium présente un intervalle compris entre 0,66 et 1,12 en fonction du
pourcentage de germanium dans l'alliage.
De ce fait, lorsque les deux matériaux (le silicium et l'alliage de silicium-germanium) sont en contact, il y a, comme illustré sur la figure 2, alignement des niveaux de Fermi Ef de ces deux matériaux. Par ailleurs, compte tenu de la différence de valeur entre les intervalles (gap), il se crée
entre le silicium de la partie inférieure du substrat 1, l'alliage de silicium-
germanium 6 et le silicium 3 du canal de conduction, une barrière de potentiel au niveau de la bande valence Ev provoquant l'apparition d'un
puits quantique 60 (zone de confinement de charges).
Dans le cas présent, puisque le niveau de la bande de conduction Ec des deux matériaux est sensiblement équivalent, il y a également
sensiblement alignement de ces bandes de conduction.
Dans l'exemple décrit ici, le pourcentage de germanium dans l'alliage SiluxGex est pris égal à 50% (x = 0,50) et la concentration de dopants de la couche de silicium-germanium 6 est de l'ordre de 3.1018 at/cm3. La concentration de dopant dans la partie inférieure du substrat 1 est égale par exemple à 1016 at/cm3, et la concentration de dopant dans la
zone de canal 3 est égale à 1016 at/cm3.
La structure intégrée de point-mémoire selon l'invention
présente donc une zone de confinement de charges dans le sens vertical.
Plus précisément, lorsque l'on veut écrire dans le point-mémoire, on polarise par exemple le substrat à + 1 volt (Vsub = + 1 volt), tandis que la tension de polarisation de grille Vg est égale par exemple à + 0,25 volt. La
tension de drain Vd est par exemple maintenue à 0,1 volt.
De ce fait, il y a un déplacement des charges positives (trous) du substrat vers la grille. A cause de la différence de niveaux des bandes de valence, les trous passent dans la zone 6 de silicium-germanium et se trouvent face à une barrière. Les trous sont ainsi piégés dans le puits
quantique 6 (zone de confinement 60).
Il en résulte alors, comme illustré sur la figure 3, une augmentation du courant de drain qui, dans l'exemple décrit, s'établit à 10-4 A/pom. Lorsqu'on souhaite lire le point-mémoire, on applique une tension de substrat Vsub négative, par exemple égale à - 1 volt, de façon à garantir un régime d'appauvrissement sous la grille, y compris dans la couche de silicium-germanium 6. Les trous restent alors piégés dans la couche de puits quantique 6 et disparaissent graduellement par recombinaison avec une constante de temps, ici de l'ordre de 10-4 à 10-5 seconde. Le courant de drain diminue alors progressivement selon la
courbe C2 de la figure 3.
En l'absence de zone de puits quantique, la diminution du 1 5 courant de drain se serait effectuée selon la courbe C 1 (comportement d'un transistor classique). Cette différence en courant de drain entre les courbes Cl et C2 est de l'ordre de 2 décades, ce qui est facilement détectable et représentatif de l'effet mémoire du dispositif selon l'invention. Les bouchons diélectriques 2, aux extrémités de la zone de puits quantique 6, permettent de séparer le puits quantique 6 des régions de source et de drain, empêchant ainsi l'évacuation des charges lorsque le
régime d'appauvrissement est imposé par la grille.
On se réfère maintenant plus particulièrement aux figures 4a à 4g pour décrire les principales étapes d'un procédé permettant l'obtention
d'une structure intégrée de point-mémoire selon l'invention.
On part donc d'un substrat de silicium, dans lequel on réalise de façon classique et connue en soi des régions d'isolation telles que les régions 10, de façon à définir les différentes zones actives des différents composants destinés à être réalisés sur le substrat. A des fins de simplification, les figures 4a à 4g ne représentent que la partie située à
gauche de la région d'isolation 10 de la figure 1.
Comme le montre la figure 4a, on commence par déposer successivement par épitaxie sélective sur le substrat de silicium 1, la
couche 22 du deuxième matériau (ici l'alliage de silicium-germanium).
L'épaisseur de cette couche 22 est généralement comprise entre 1 et 50 nm, par exemple égale à 20 nm. On dépose ensuite également par épitaxie sélective surla couche 22 une couche 23 de silicium, ayant également une
épaisseur de l'ordre de 1 à 50 nm, par exemple égale à 20 nm.
On forme ensuite de manière classique, comme le montre la figure 4b, la couche d'oxyde de grille 24 (SiO2 par exemple), puis sur cette couche d'oxyde de grille 24, une grille 7 en silicium. On forme alors, par implantation classique, des zones dopées 25a et 26a dans la couche de silicium 23, zones qui serviront ultérieurement à former les extensions 17 et 18 des régions de source et de drain. Cette implantation est effectuée avant la réalisation d'espaceurs 8 et 9, par exemple en Si3N4. Il convient également de noter que la grille 7 pourrait être protégée par une couche
d'oxynitrure de silicium (non représentée ici).
On grave ensuite, comme le montre la figure 4c, par exemple au moyen d'un plasma, la couche d'oxyde de grille 24, la couche de silicium 23, la couche 22 de silicium-germanium et éventuellement une partie supérieure du substrat 1 de silicium, de chaque côté des espaceurs 8 et 9,
de façon à former deux évidements latéraux 25 et 26.
On procède ensuite, comme le montre la figure 4d, à une gravure latérale sélective de la couche de silicium-germanium. Cette gravure latérale sélective est par exemple une gravure plasma très douce, connue en soi par l'homme du métier. Le temps de la gravure dépend de la longueur résiduelle souhaitée pour la couche 6 de silicium-germanium formant la zone de puits quantique. A titre indicatif, on choisira un temps suffisamment court, par exemple de l'ordre de quelques dizaines de
secondes, pour obtenir une longueur résiduelle acceptable.
On procède alors à une mise en place des bouchons diélectriques dans les cavités 20 résultant de la gravure sélective de l'alliage de siliciumgermanium. Cette mise en place s'effectue par exemple par une réoxydation dans un four. Il en résulte un comblement des cavités 20 par le dioxyde de silicium par exemple, ainsi qu'un dépôt du matériau isolant sur
toutes les zones de silicium (épaisseur 200 A environ par exemple).
On procède alors à un nettoyage du fond des évidements 25 et 26, par exemple à l'aide d'une solution chimique à base d'acide fluorhydrique pendant quelques minutes, de façon à obtenir la structure illustrée sur la
figure 4e.
On procède alors de façon connue en soi, comme le montre la figure 4f, à une épitaxie sélective de silicium dans les évidements 25 et 26 jusqu'au comblement des évidements puis, comme on le voit à la figure 4g, à l'implantation de dopant pour former les régions de source et de drain 5
et 19.
L'achèvement de la structure, tel que la formation des contacts,
s'effectue de manière tout à fait classique.
L'invention n'est pas limitée aux modes de réalisation qui viennent d'être décrits, mais en embrasse toutes les variantes. Ainsi, les charges peuvent être piégées dans le puits quantique de différentes façons (impulsion de potentiel sur la grille, sur le substrat, génération par impact,
génération optique, etc.).

Claims (7)

REVENDICATIONS
1. Dispositif semi-conducteur intégré de mémoire, caractérisé
par le fait qu'il comprend au moins une structure intégrée de point-
mémoire comportant une zone semi-conductrice de puits quantique (6) enterrée dans le substrat (1) de la structure et disposée sous la grille isolée (7) d'un transistor, et des moyens de polarisation (16) aptes à polariser la structure de façon à permettre le chargement ou le déchargement de
charges dans le puits quantique ou hors du puits quantique.
2. Dispositif selon la revendication 1, caractérisé par le fait que le substrat (1) est formé d'un premier matériau semi-conducteur ayant un premier type de conductivité, par le fait que la zone de puits quantique est formée d'une couche semi-conductrice enterrée (6) et formée d'un deuxième matériau semi-conducteur ayant le premier type de conductivité et un intervalle entre la bande de valence et la bande de conduction plus petit que l'intervalle correspondant du premier matériau, par le fait que la structure de point-mémoire comporte également des régions isolantes
enterrées (2) s'étendant latéralement entre ladite couche semi-
conductrice enterrée (6) et les régions de source (5) et de drain (19) du transistor, une région de canal (3) du transistor située dans la partie supérieure du substrat au-dessus de la couche semi-conductrice enterrée (6), des zones d'extension de source (17) et de drain (18) s'étendant entre la région de canal et les régions de source et de drain et audessus d'une
partie au moins des régions isolantes enterrées.
3. Dispositif selon la revendication 2, caractérisé par le fait que le premier matériau est du silicium, et par le fait que le deuxième matériau
est un alliage de silicium et de germanium.
4. Dispositif selon la revendication 3, caractérisé par le fait que
le pourcentage (x) de germanium est inférieur ou égal à 50.
5. Dispositif selon l'une des revendications précédentes,
caractérisé par le fait que la longueur de la zone de puits quantique (6) est
sensiblement égale à la longueur de la grille (7).
6. Dispositif selon l'une des revendications précédentes,
caractérisé par le fait que le dopage de la zone de puits quantique (6) est
compris entre 1017 at/cm3 et 1020 at/cm3.
7. Dispositif selon l'une des revendications précédentes,
caractérisé par le fait que le dopage du substrat (1) est suffisant pour autoriser un fonctionnement du transistor et est inférieur ou égal à 1019 at/cm3.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007093741A2 (fr) * 2006-02-14 2007-08-23 Stmicroelectronics Crolles 2 Sas Transistor mos a seuil reglable

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
KR100593733B1 (ko) 2003-12-18 2006-06-28 삼성전자주식회사 비대칭 매몰절연막을 채택하는 디램셀 및 그것을 제조하는방법
US7045432B2 (en) * 2004-02-04 2006-05-16 Freescale Semiconductor, Inc. Method for forming a semiconductor device with local semiconductor-on-insulator (SOI)
JP4767843B2 (ja) 2004-04-14 2011-09-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7256077B2 (en) 2004-05-21 2007-08-14 Freescale Semiconductor, Inc. Method for removing a semiconductor layer
JP4888118B2 (ja) * 2004-09-16 2012-02-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US7078722B2 (en) * 2004-09-20 2006-07-18 International Business Machines Corporation NFET and PFET devices and methods of fabricating same
US20090218563A1 (en) * 2008-02-28 2009-09-03 Bruce Alvin Gurney Novel fabrication of semiconductor quantum well heterostructure devices
US9966435B2 (en) * 2015-12-09 2018-05-08 Qualcomm Incorporated Body tied intrinsic FET
US10552319B2 (en) * 2018-06-01 2020-02-04 Intel Corporation Interleave set aware object allocation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0348099A2 (fr) * 1988-06-21 1989-12-27 AT&T Corp. Mémoires à grille flottante
WO1997023000A1 (fr) * 1995-12-15 1997-06-26 Philips Electronics N.V. DISPOSITIF A EFFET DE CHAMP ET A SEMI-CONDUCTEURS COMPORTANT UNE COUCHE DE SiGe
US6083796A (en) * 1998-02-04 2000-07-04 Lg Semicon Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4683484A (en) * 1985-08-23 1987-07-28 Bell Communications Research, Inc. Lateral confinement of charge carriers in a multiple quantum well structure
JPS63316484A (ja) * 1987-06-19 1988-12-23 Fujitsu Ltd 量子効果半導体装置
US5021841A (en) * 1988-10-14 1991-06-04 University Of Illinois Semiconductor device with controlled negative differential resistance characteristic
US5111255A (en) * 1990-06-05 1992-05-05 At&T Bell Laboratories Buried channel heterojunction field effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0348099A2 (fr) * 1988-06-21 1989-12-27 AT&T Corp. Mémoires à grille flottante
WO1997023000A1 (fr) * 1995-12-15 1997-06-26 Philips Electronics N.V. DISPOSITIF A EFFET DE CHAMP ET A SEMI-CONDUCTEURS COMPORTANT UNE COUCHE DE SiGe
US6083796A (en) * 1998-02-04 2000-07-04 Lg Semicon Co., Ltd. Semiconductor device and method for fabricating the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"MOS TRANSISTORS WITH BOTTOM-ISOLATED SOURCE/DRAIN REGIONS", RESEARCH DISCLOSURE, KENNETH MASON PUBLICATIONS, HAMPSHIRE, GB, no. 398, 1 June 1997 (1997-06-01), pages 378 - 379, XP000726504, ISSN: 0374-4353 *
GARONE P M ET AL: "Hole confinement MOS-gated Ge/sub x/Si/sub 1-x//Si heterostructures", IEEE ELECTRON DEVICE LETTERS, MAY 1991, USA, vol. 12, no. 5, pages 230 - 232, XP000200637, ISSN: 0741-3106 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007093741A2 (fr) * 2006-02-14 2007-08-23 Stmicroelectronics Crolles 2 Sas Transistor mos a seuil reglable
WO2007093741A3 (fr) * 2006-02-14 2007-11-22 St Microelectronics Crolles 2 Transistor mos a seuil reglable

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