FR2532784A1 - Dispositif a circuits integres a semiconducteurs comprenant une gorge profonde remplie d'un materiau isolant et procede de fabrication d'un tel dispositif - Google Patents

Dispositif a circuits integres a semiconducteurs comprenant une gorge profonde remplie d'un materiau isolant et procede de fabrication d'un tel dispositif Download PDF

Info

Publication number
FR2532784A1
FR2532784A1 FR8312882A FR8312882A FR2532784A1 FR 2532784 A1 FR2532784 A1 FR 2532784A1 FR 8312882 A FR8312882 A FR 8312882A FR 8312882 A FR8312882 A FR 8312882A FR 2532784 A1 FR2532784 A1 FR 2532784A1
Authority
FR
France
Prior art keywords
semiconductor
region
regions
type
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8312882A
Other languages
English (en)
Other versions
FR2532784B1 (fr
Inventor
Akihisa Uchida
Daisuke Okada
Toshihiko Takakura
Katsumi Ogiue
Yoichi Tamaki
Masao Kawamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of FR2532784A1 publication Critical patent/FR2532784A1/fr
Application granted granted Critical
Publication of FR2532784B1 publication Critical patent/FR2532784B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/981Utilizing varying dielectric thickness

Abstract

DISPOSITIF A CIRCUITS INTEGRES A SEMICONDUCTEURS ET UN PROCEDE DE FABRICATION D'UN TEL DISPOSITIF. CE DISPOSITIF COMPORTE UN CORPS SEMICONDUCTEUR 100, UNE REGION 3 ISOLANT ELECTRIQUEMENT PLUSIEURS REGIONS SEMICONDUCTRICES DUDIT CORPS ET QUI EST FORMEE D'UNE GORGE S'ETENDANT, AVEC UNE LARGEUR CONSTANTE, A L'INTERIEUR DE LA SURFACE PRINCIPALE DU CORPS SEMICONDUCTEUR QUI EST REMPLIE PAR UN MATERIAU DE REMPLISSAGE 4, DES ELEMENTS SEMICONDUCTEURS 19, 20, 21 FORMES DANS DES PREMIERES DESDITES REGIONS SEMICONDUCTRICES, DES PELLICULES D'OXYDE EPAISSES 70, 71, 72 FORMEES DANS LES DIFFERENTES REGIONS SEMICONDUCTRICES ET DES COUCHES DE CABLAGE 33, 34 INTERCONNECTANT DES ELEMENTS SEMICONDUCTEURS FORMES DANS LES REGIONS SEMICONDUCTRICES. APPLICATION NOTAMMENT AUX MEMOIRES PROM ET RAM.

Description

La présente invention concerne un disnositif à circuits intégrés à
semiconducteurs (désigné ci-après sous le terme abrégé de "dispositif IC), possédant une
densité d'intégration élevée, et un procédé de fabri-
cation d'un tel dispositif. Actuellement, un grand nombre de nouvelles
techniques d'isolation appropriées pour obtenir des cir-
cuits intégrés possédant une haute densité d'intégration,
sont en cours de développement Bon nombre de ces techni-
ques utilisent l'attaque chimique ionique réactive (iso-
trope), lors de laquelle une attaque chimique latérale n'est presque pas mise en oeuvre (se référer à NIKKEI
ELECTRONICS, 29 Mars 1982, pp 90-101).
Une telle technique d'isolation en elle-meme
est applicable non seulement à des circuits intégrés bi-
polaires, mais également à des circuits intégrés MOSIC.
Ces avantages peuvent être exploités en particulier dans les circuits intégrés bipolaires qui nécessitent
des régions isolantes profondes C'est pourquoi, ci-
après, la description de la présente invention sera axée
sur les circuits intégrés bipolaires.
On neut citer, comme l'une des techniques d' isolation du type spécifié, un -procédé selon lequel
on découpe une partie d'un corps semiconducteur, des-
tinée à devenir une région d'isolement, de manière à former unegorge, à la suite de quoi on remplit ladite -gorge en utilisant un matériau d'isolation, tel que du
Si O 2, ou du silicium polycristallin en tant que maté-
riau d'insertion ou d'ensevelissement La solution con-
crète servant à réaliser le remplissage de la partie en forme de gorge à l'aide du matériau d'ensevelissement
va être indiquée ci-après Sur l'ensemble de la surfa-
ce du corps semiconducteur muni de la gorge, on dépose
le matériau d'ensevelissement sur une épaisseur impor-
tante Ensuite, onsoumet l'ensemble de la surface à une attaque chimique et on l'aplatit de manière à-éliminer
le matériau d'ensevelissement en excès.
Dans un circuit intégré, lors de la structu-
ration et de la mise en place de différents éléments tels que des transistors, on aménage inévitablement une région d'isolation importante pour la formation du câblage, dans une nartie sélectionnée d'une microplaauette ou puce, en
particulier dans la partie périphérique d'une telle mi-
cronlaauette Ceci pose le problème de l'aplatissement de la surface de cette partie La partie formant région isolante, qui possède une largeur étroite par rapport a sa profondeur, ne présente pas un problème très impor tant étant donné que la gorge est presque comblée Au contraire, en ce qui concerne la partie isolante,qui nrésente une largeur relativement importante par rapport à sa profondeur, il se développe inévitablement un creux ou un renfoncement de taille importante, à sa surface, même après le dépôt du matériau d'ensevelissement ou de
remplissage Un procédé, qui est nécessaire pour réa-
liser l'aplatissement ultérieur d'une telle surface, est extrêmement compliqué C'est pourquoi un procédé pour l'ensemble du dispositif devient complexe et pose
un problème important du point de vue de la fabrication.
En tant que disposition visant à résoudre
de telles difficultés, les auteurs à la base de la pré-
sente invention ont étudié un procédé selon leauel la largeur de la gorge mentionnée précédemment est réglée à une faible valeur essentiellement constante dans une plage située par exemple entre environ 1 et 2,5 microns,
en rapport avec la puissance de résolution de la photo-
lithographie,etc La raison en est que, lors de l'uti-
lisation du dépôt chimique en phase vapeur permettant de réaliser le dépôt du matériau d'ensevelissement, la gorge étroite est totalement comblée étant donné aue le
matériau de remplissage du d'ensevelissement est égale-
25327 î 4
ment accumulé ou entassé à partir des surfaces latéra-
les de la gorge.
Mais d'autre part, dans le cas o on donne
une valeur constante à la largeur de la gorge pour l'iso-
lation électrique, il faut former le câblage sur la zone
ou surface inactive d'un corps semiconducteur (la surfa-
ce o aucun élément semiconducteur n'est formé),La sur-
face inactive n'est pas recouverte par une pellicule de matériau isolant domme dans le cas de l'utilisation de la technique isoplanar Par conséquent, avec une telle
structure de câblage, la capacité du câblage entre le-
dit câblage et le corps semiconducteur devient importan-
te, ce qui entraîne comme problème le fait que les carac-
téristiques électriques du dispositif en sont affectées,
c'est-à-dire que la propagation du signal est retardée.
Un but de la présente invention est de ré-
soudre, lors de la fabrication d'un circuit intégré en utilisant la technique d'isolation décrite précédemment, la difficulté du point de vue fabrication, ainsi que le
problème relatif aux caractéristiques électriques du dis-
positif. Conformément à la forme de réalisation la plus souhaitable de la présente invention, une région d'isolation servant à isoler électriquement la surface principale d'un corps semiconducteur sous la forme d'une pluralité de régions semicorlductr ices est une région telle qu'un matériau d'ensevelissement o de remplissage par exemple un matériau isolant remplit une gorge profonde
qui est formée-dans le corps semiconducteur sur une lar-
geur essentiellement constante Dans des parties sélec-
tionnées des régions semiconductrices, on forme les élé-
ments semiconducteurs.
Dans la surface inactive ou aucun élément semiconducteur n'est formé, on réalise une pellicule
d'oxyde épaisse La pellicule d'oxyde épaisse est for-
mée par oxydation locale du corps semiconducteur Etant
donné que la largeur de la gorge est constante sur l'en-
semble du corps semiconducteur, la phase opératoire de
remplissage de la gorge avec le matériau d'ensevelisse-
ment est simple En outre, la capacité présente en tre le câblage, qui s'étend sur la surface inactive, et le corps semiconducteur est réduite par la présence de
la pellicule d'oxyde épaisse.
D'autres caractéristiques et avantages de
la présente invention ressortiront de la description
donnée ci-après prise en référence aux dessins annexés, sur lesquels:
la figure 1 est une vue en coupe d'un cir-
cuit intégré bipolaire montrant une forme de réalisa-
tion de la présente invention;
les figures 2 A à 2 F sont des schémas illus-
trant les phases opératoires d'un procédé de fabrication du circuit intégré bipolaire représenté sur la figure 1; et
la figure 3 est un schéma montrant un exem-
ple d'un modèle ou d'une configuration de masque, utili-
sé lors de la fabrication-d'un dispositif selon l'inven-
tion.
Ci-après, on va décrire la présente inven-
tion en référence aux dessins annexés.
La figure 1 est une vue en coupe montrant
une forme de réalisation dans laquelle la présente in-
vention est appliquée à un circuit intégré bipolaire.
-Différents composants situés à l'intérieur du circuit intégré bipolaire seront explicités au regard
de la description qui va suivre d'un procédé de fabrica-
tion dudit circuit intégré C'est pourquoi, on va ici
décrire dans les grandes lignes la présente invention.
Un corps semiconducteur 100 possède une cou-
che ensevelie ou enterrée de type N 5 et en outre une
-2532784
couche épitaxiale de type N 9 située sur un substrat se-
miconducteur en silicium du type P 2 Le transistor bipo-
laire est formé sur une zone ou surface active 1, o l'élément doit être formé, c'est-à-dire dans une zone sélectionnée de surfaces semiconductrices qui sont élec-
triquement isolées par une gorge 3 formant une zone d'iso-
lation La zone ou surface active comporte une région de base du type P 19, une région d'émetteur de type N+ 21 et une région de contact de collecteur de type N+ 18 Une
électrode 30 en aluminium est maintenue en contact ohmi-
que avec la région de base 19 De façon analogue, une
électrode en aluminium 31 est maintenue en contact ohmi-
que avec la région d'émetteur 21 et une électrode en alu-
minium 32 est maintenue en contact ohmique avec la région
de contact de collecteur 18 Le contact de ces différen-
tes électrodes est réalisé par l'intermédiaire de trous de contact qui sont ménagés dans une pellicule d'oxyde mince 20 (plusieurs dixièmesde nanomètres) formée au moyen d'une oxydation thermique de la surface du corps semiconducteur 100, et dans une pellicule de passivation 22.
Comme cela sera indiqué ultérieurement, les.
couches de câblage 33 et 34 en aluminium sont constituées par une pellicule épaisse d'oxyde de silicium 72 disposée
dans une zone inactive 6, à savoir la zone o aucun élé-
ment semiconducteur n'est fo Imé entre les zones semicon-
ductrices électriquement isolées par la zone-ou surface
ou gorge d'isolation 3.
Conformément à la présente invention, la gor-
ge profonde-3, dont la largeur est réglée à une valeur essentiellement constante (par exemple entre 1 et 1,5
micron) est formée dans une surface du corps semiconduc-
teur 100 et au-dessus de l'ensemble de la surface de ce
corps, et la gorge 3 est remplie par un matériau de rem-
plissage ou d'ensevelissement 4 qui est un matériau iso-
lant tel que du Si O_ Par conséquent l'isolation électri-
que entre les différents éléments est réalisée Le maté-
riau de remplissage peut être de ce fait un matériau au-
tre qu'un matériau isolant, par exemple du silicium po-
lycristallin Dans ce cas, la surface du silicium poly- cristallin réalisant le remplissage de la gorge doit être oxydée La zone d'isolation définit plusieurs zones de formation d'éléments Dans le cas du circuit intégré
bipolaire, la gorge profonde 3 doit recevoir au moins une profon-
deur suffisante pour atteindre le substrat semiconduc-
teur 2 à travers la couche ensevelie ou enterrée 5, et
sa profondeur est supérieure à sa taille en largeur.
Dans le cas d'un circuit MOSIC, on peut cependant don-
ner à la gorge une profondeur peu profonde dans une gamme dans laquelle l'isolation électrique entre les
différents éléments est possible C'est pourquoi l'adjec-
tif "profonde" dans l'expression gorge profonde 3 signi-
fie que la gorge possède une profondeur suffisante pour
réaliser une isolation électrique des éléments.
En outre, conformément à la présente inven-
tion, des pellicules d'oxyde épaisses 71 et 72 obtenues par suite de l'oxydation locale de la surface du corps
semiconducteur 100 sont obtenues sur l'ensemble des par-
ties superficielles des zones (zones inactives) 6, o les éléments semiconducteurs tels que des transistors ne sont pas formés Les pellicules d'oxyde épaisses 71
et 72 servent à réduire les capacités parasites des con-
ducteurs de câblage en aluminium 33 et 34 devant être formées au-dessus d'elles C'est pourquoi ces pellicules
ont besoin de posséder une épaisseur suffisante pour ré-
duire les capacités parasites des conducteurs de câblage.
Les épaisseurs des pellicules d'oxyde 71 et 72 sont choi-
sies dans une gamme de plusieurs centaines de nanomètres
à quelques microns Cette valeur est nettement supérieu-
re à l'épaisseur la pellicule d'oxydation thermique de la surface du corps semiconducteur dans la zone o
l'élément semiconducteur est formé.
Dans la forme de réalisation indiquée ci-
dessus, la référence 17 désigne une pellicule mince d'oxyde de silicium, qui est formée dans la partie for-
mant gorge La pellicule d'oxyde de silicium 17 est pré-
vue afin de protéger la surface du corps semiconducteur,
qui est mise à nu dans la gorge 3, contre toute pollu-
tion, etc, au cours de phases opératoires ultérieures de fabrication Dans le cas o l'on utilise un matériau
autre que le matériau isolant comme couche de remplissa-
ge ou d'ensevelissement, la pellicule d'oxyde de sili-
cium 17 est indispensable et on lui donne une épaisseur égale à quelques centaines de nanomètres La référence 70 désigne une pellicule d'oxyde de silicium épaisse qui sert à isoler la région de contact de collecteur 18 et la région de base 19 et qui est formée en même temps que les autres pellicules d'oxyde de silicium -épaiss ES
71 et 72.
Les pellicules d'oxyde épaisses 71 et 72 re-
lient l'une des zones d'isolation 8 entre les éléments de manière à former la gorge profonde 3 C'est pourquoi les pellicules d'oxyde épaisses 71 et 72 peuvent être
utilisées en tant que masque lors de la phase opératoi-
re de formation de la gorge profonde 3 De ce point de vue, il est approprié de former les pellicules d'oxyde
épaisses 70, 71 et 72 par oxydation locale, et de for-
mer ensuite la gorge profonde 3.
Afin d'isoler la région de contact de con-
ducteur 18 de la région de base-19 en utilisant un ma-
tériau isolant au lieu de la pellicule d'oxyde épaisse , on peut également utiliser une gorge moins profonde
que la gorge 3 Mais, dans la présente forme de réalisa-
tion, la pellicule d'oxyde épaisse 70 est utilisée afin
d'empêcher l'altération o la détérioration des caracté-
ristiques électriques du transistor Cette technique a
été mise au point sur la base de l'expérience des au-
teurs à la base de la présente invention dans le domai-
ne de la technique d'isolation Les études des auteurs à la base de l'invention ont montré que, lorsque la pel-
licule d'oxyde 70 est utilisée avec la gorge moins pro-
fonde que la gorge 3, les défauts relatifs aux caracté-
ristiques de l'élément sont susceptibles d'apparaître au voisinage de la gorge peu profonde Ces défauts sont attribués-à des défauts cristallins provoqués par des dislocations et peuvent être difficilement évités dans des dispositifs avec une structure d'isolation de la
région de contact de collecteur et de la région de ba-
se au moyen de l'utilisation de la gorge moins profon-
de En ce qui concerne l'action de l'isolation, la zo-
ne ou région d'isolation 8 et la gorge peu profonde servant à isoler la région de contact de collecteur sont réunies l'une à l'autre aux deux extrémités de
la gorge de profondeur réduite, de sorte que les pha-
ses opératoires de formation des gorges sont réalisées
dans ces parties.
Etant donné que dans la présente forme de réalisation, la région de contact du collecteur 18
est isolée par un oxyde 70 produit par oxydation loca-
le de la surface du corps semiconducteur 100, les pha-
ses opératoires de réalisation des gorges ne sont pas
mises en jeu et les défauts cristallins dus aux dislo-
cations n'apparaissent pas En outre les défauts, qui étaient présents à l'origine, peuvent disparaître lors
de la mise en oeuvre de l'oxydation locale à une tempé-
rature assez élevée égale par exemple à environ 11000 C.
Ci-après on va expliquer un procédé de fa-
brication qui est tout-à-fait approprié pour la réali-
sation du circuit intégré bipolaire représenté sur la
figure 1.
Tout d'abord, on dépose une couche enterrée de type N 5, possédant une épaisseur comprise entre 1 et 2 microns, sur la surface principale d'un substrat en
Si de type P 2, possédant l'orientation de plan cristal-
line ( 100) et une couche épitaxiale en Si-de type N
(épaisseur 1 à 2 microns, et de préférence, épais-
seur comprise entre 1,4 et 1,6 microns) 9 disposée à constituer des parties actives d'un transistor et formée sur ladite couche Par conséquent, on obtient un corps semiconducteur 100 Ultérieurement, onsoumet à une oxydation thermique la surface de la couche épi-, taxiale de Si 9 de manière à former une pellicule de Si O 2 (pellicule d'oxyde de silicium) 10, qui possède
une épaisseur comprise entre environ 50 et 90 nanomè-
tres Sur la pellicule de Si O 2 10, on dépose en utili-
sant la méthode classique d'évaporation chimique en pha-
se vapeur, une pellicule imperméable à l'oxydation, par exemple une pellicule de Si 3 N 4 11, et successivement on dépose en outre une pellicule de Sio 2 (ou dé verre aux
phosphosilicates) en utilisant le dépôt chimique en pha-
se vapeur à basse pression Puis, comme représenté sur
la figure 2 A, on réalise une structuration ou conforma-
tion de la pellicule de Si O 2 12 et de la pellicule de Si N 11 en utilisant la photolithographie classique, de manière à dégager des parties qui doivent devenir une zone d'isolation 8 entre des éléments,et une zone inactive 6 ainsi qu'une partie d'isolation de contact
de collecteur 13.
Ensuite, on recouvre, avec une pellicule de Si 3 N 4 (pellicule de nitrure de silicium) 14, des parties
choisies de la zone d'isolation dégagée 8 entre les élé-
ments Comme représenté sur la figure 2 B, en utilisant la pellicule de Si 3 N 4 14 et la pellicule de Si 3 N 4 il
ouverte en tant que masque, on oxyde localement la sur-
face du corps en Si 100, ce qui a pour effet de provo-
quer la formation des pellicules d'oxyde épaisses 70, 71 et 72 possédant chacune une épaisseur d'environ 1 micron dans les parties respectives de la partie d'isolation de
contact de collecteur 13 et dans les zones inactives 6.
Un exemple des parties essentielles des configurations ou modèl Esde masques destinées à être utilisées au cours de ces phases opératoires est représenté sur la figure
3 En ce qui concerne le positionnement entre un modè-
le ou une structure formant masque 15 servant à la for-
mation de la configuration de la pellicule Si O 2 12 ain-
si que de la pellicule de Si 3 N 4 11, et une configura-
tion de masque 16 pour l'attaque chimique de la pelli-
cule de Si 3 N 4 14, il est possible d'agencer le bord
périphérique intérieur 16 a de la configuration de mas-
que 16 de manière qu'il recouvre la configuration de masque 15, ce qui permet un positionnement aisé C'est pourquoi, la largeur d'une gorge 3 devant être formée
ultérieurement est légèrement supérieure aux deux extré-
mités de la pellicule d'oxyde 70 Cependant, la modifi-
cation de la largeur de la gorge dans une telle mesure
ne constitue pas un obstacle pour une opération de rem-
plissage.
Une fois que l'oxydation locale a été ache-
vée de cette manière, on élimine la pellicule de Si 3 N 4 14 utilisée comme masque pour l'oxydation locale et l'on
élimine partiellement la pellicule de Si O 2 10 sous-jacen-
te.En ce qui concerne la pellicule de Si 3 N 4 14, on peut utiliser soit l'attaque chimique à sec, soit l'attaque chimique humide avec de l'acide phosphorique chaud En ce qui concerne la-pellicule de Si O 2 sous-jacente 10,
il est recommandé d'utiliser l'attaque chimique à sec.
La raison en est que, étant donné que lespelliculesd'oxy-
de épaisses 70, 71 et 72 sont utilisées en tant que mas-
que lors de l'attaque chimique de la pellicule de Si O 2 10, on devrait éviter une attaque chimique excessive de ces pellicules Fondamentalement, aucune des phases opératoires d'attaque chimique de la pellicule Si 3 N 4
et de la pellicule de Si O 2 10 ne requiert un quel-
conque nouveau masque Compte tenu de la séquence du traitement d'attaque chimique, le silicium situé dans la partie du corps de Si 100 correspondant à la zone
d'isolation 8 entre les éléments est mise à nu ou dé-
gag&e comme représenté sur la figure 2 C Si ensuite
on soumet à une attaque chimique l'ensemble des surfa-
ces de pellicule d'oxyde épaisse destinée à servir de
masque pour la formation de la gorge, on peut alors don-
* ner à volonté la largeur désirée à la gorge C'est-à-di-
re que des parties minces (parties en forme de bec d'oi-
seau) présentes aux extrémités des pellicules d'oxyde épaisses sont éliminées par attaque chimique, ce qui
entraine un dégagement ou une mise à nu plus importan-
te du corps en Si.
Ensuite on forme la gorge profonde 3 comme représenté sur la figure 2 D La gorge profonde 3 doit avoir une profondeur telle qu'elle atteint le substrat
semiconducteur 2 en traversant la couche enterrée ou en-
sevelie 5 -C'est pourquoi lors de la-formation de la gor-
ge profonde 3, on utilise l'attaque chimique ionique
réactive, lors de laquelle une attaque chimique latéra-
le est à peine mise en jeu Comme gaz, il est préféra-
ble d'utiliser un gaz C C 14, auquel on ajoute du gaz 2 La capacité de réaliser un masque-vis-à-vis de l'action
d'attaque chimique ionique réactive augmente dans l'or-
dre de Si, Si 3 N 4 et Si O 2 On peut rendre la-capacité de masque du Si 3 N 4 environ 10 fois supérieure à celle du Si et celle du Si O 2 environ 20 fois supérieure à celle
du Si Par conséquent, on peut former la gorge profon-
de 3 en utilisant de telles différences dans la résis-
tance à l'attaque chimique Lors de la formation d'ne telle gorge profonde 3, on peut réaliser une surface attaquée chimiquement en oblique dans sa partie supérieure, en réalisant une attaque chimique anisotrope au moyen d'un
agent corrosif alcalin tel que de l'hydrazine ou de l'hy-
droxyde de potassium KOH avant l'attaque chimique ionique réactive Sinon, une fois réalisée cette attaque chimique ionique réactive, on peut faire intervenir en supplément une attaque chimique avec de l'acide fluorhydrique ou de l'acide nitrique de manière à donner une forme désirée à
une surface mise à nu Au moment de l'achèvement de l'at-
taque chimique pour la réalisation de la gorge profonde 3, on peut presque entièrement retirer la pellicule de
Si 3 N 4 11 servant de masque Naturellement, on peut lais-
ser subsister la pellicule de Si 3 N 4 Il en fonction du taux de sélection de l'attaque chimique ionique, de l'épaisseur de la pellicule de Si 3 N 4 et de la profondeur
d'attaque chimique de la gorge.
Ultérieurement, on forme une pellicule d'oxy-
de de silicium (pellicule de Si O 2) 17 possédant une épais-
seur comprise entre 25 et 400 nanomètres sur la surface inférieure à nu de la gorge profonde 3 au moyen d'une oxydation thermique Simultanément ou bien après la
formation de la pellicule d'oxyde 17, on recouvre la sur-
face principale du corps semiconducteur 100 par une pel-
licule d'oxyde de silicium 20 possédant une épaisseur
comprise entre 50 et 90 nanomètres, en utilisant à nou-
veau une oxydation thermique de ladite surface Lors de
la formation de la pellicule d'oxyde 20, il est néces-
saire de retirer à l'avance la pellicule d'oxyde 10.
Bien que la pellicule d'oxyde 10 puisse également être
remplacée par la pellicule d'oxyde 20, il est préféra-
ble de former à nouveau la pellicule d'oxyde 20 Ensui-
te, on dépose sur l'ensemble de la surface du substrat en Si O 2 un matériau de remplissage ou d'ensevelissement
4, qui est un matériau isolant tel que du Si O 2, en utili-
sant le procédé de dépôt chimique en phase vapeur comme représenté sur la figure 2 E L'épaisseur du dépôt doit
au moins dépasser la profondeur de la gorge 3.
En tant que phase opératoire ultérieure,on élimine le matériau d'ensevelissement ou de remplissage 4 déposé, en utilisant par exemple une attaque chimique
isotrope, comme par exemple une attaque chimique plasma-
tique de manière à réaliser un aplatissement de la surfa-
ce principale du corps en Si 100, comme représenté sur la figure 2 F, Les phases opératoires d'isolation sont ainsi achevées Etant donné que, dans ce cas, la largeur
de la gorge profonde 3 est rendu constante sur l'ensem-
ble de la surface du corps en Si 100, la surface du ma-
tériau de remplissage ou d'ensevelissement 4 tel que déposé est essentiellement plate et l'aplatissement de
la surface mentionné ci-dessus est fortement simplifié.
Il est quelquefois recommandé de recouvrir le matériau
de 'remplissage déposé 4, par une résine photorésistan-
te ou SOG (verre déposé par centrifugation), à la suite
de quoi on réalise un aplatissement de la surface en uti-
lisant une attaque chimique isotrope, en utilisant des moyens physiques C'est pourquoi, on peut réaliser d'une
manière plus efficace l'aplatissement de la surface.
Dans le cas o on utilise un matériauautre que le maté-
riau isolant en tant que matériau de remplissage, il est
nécessaire de recouvrir sa surface par un matériau iso-
lant Par exemple dans le cas de l'utilisation d'un sili-
cium polycristallin, on réalise un aplatissement de la
surface et on la recouvre avec une pellicule de Si O 2 ob-
tenue au moyen d'une oxydation thermique dudit silicium.
Après les phases opératoires d'isolation, on forme la partie de contact de collecteur de type N+ 18 et la région de base de type P 19, dans la couche épitaxiale 9 comme représenté sur la figure 2 F La partie de contact de collecteur est formée en utilisant là pellicule d'oxyde 70 et la région d'isolation 8 en tant que masque, et ce
253278 4
selon un mode d'auto-alignement La région de base 19 est formée de façon similaire Lors de la formation des
deux régions, il est inutile d'utiliser une marge d'ali-
gnement pour les masques en résine photorésistante On forme une pellicule de passivation 22 telle qu'une pel-
licule d'oxyde de silicium sur la surface et on la struc-
ture, et l'on forme une région d'émetteur de type N 21.
Ensuite, comme représenté sur la figure 1, on dispose des électrodes en aluminium 30, 31 et 32 à travers des trous
de contact formés dans la pellicule d'oxydation thermi-
que 20 et dans la pellicule de passivation 22, et on dis-
pose des conducteurs de câblage 33 et 34 Le circuit in-
tégré bipolaire est alors achevé.
De cette manière, dans le circuit intégré bipolaire indiqué précédemment, la partie d'isolation
de contact de collecteur 13 est disposeà la limite en-
tre la partie de contact de collecteur 18 et la région de base 19, et par conséquent, la tension de rupture ou
de claquage entre la base et le collecteur du transis-
tor peut être suffisamment rehaussée Dans ce cas, dans l'exemple représenté, la partie d'isolation de contact du collecteur 13 est formée par la pellicule d'oxyde
obtenue par oxydation locale de la surface princi-
pale même du corps en Si 100 C'est pourquoi on peut former la pellicule d'oxyde 70 elle-même en même temps que les pellicules d'oxyde épaisses 71 et 72, afin de
réduire la capacité accouplée au câblage.
Cependant la partie d'isolation de contact de collecteur 13 peut être également constituée de maniè-
re qu'un matériau d'ensevelissement ou de remplissage
remplit une gorge de la même manière que la zone d'iso-
lation 10 située entre les éléments.
L'application de la présente invention est tout-à-fait efficace pour un circuit intégré bipolaire,
en particulier une mémoire bipolaire telle qu'une mémoi-
re PROM ou une mémoire RAM, L'invention est également ap-
plicable à un circuit MOSIC, etc Dans le cas de l'appli-
cation au circuit MOSIC, il est possible d'utiliser un corps semiconducteur de type P ou de type N pour former les transistors à effet de champ MOSFET ou pour former
un circuit MOSIC complémentaire (CMOSIC) Dans le cir-
cuit CMOSIC, il est également possible d'isoler les tran-
sistors MOSFET au moyen de pellicules d'oxyde épaisses et les régions de puits (du type P et du type N) par une
gorge profonde.
Comme cela a été indiqué ci-dessus, confor-
mément à la présente invention, on rend essentiellement
constante la largeur de la gorge profonde 3 dans la zo-
ne d'isolation 8 entre les éléments, sur l'ensemble du corps semiconducteur 100, et par conséquent le procédé
d'aplatissement de la surface du matériau de remplissa-
ge ou d'ensevelissement 4 peut être fortement simplifié.
En outre, étant donné que la pellicule d'oxyde épaisse 7 produite par oxydation locale de la surface elle-même du corps semiconducteur 100 est formée dans la partie
verticale de la zone inactive 6 o aucun élément semi-
conducteur n'est formé, on peut ainsi obtenir cet excel-
lent effet selon lequel la capacité du câblage entre le substrat 2 et le conducteur de câblage circulant sur
la zone inactive,6 peut être réduite.
Avec le procédé de fabrication, selon lequel les pellicules d'oxyde épaisses 70, 71, 72 sont tout d'abord formées par la technique d'oxydation locale et o la gorge profonde 3 est formée ensuite en utilisant ses pellicules d'oxyde épaisses 70, 71 et 72 en tant que partie d'un masque, on peut obtenir des effets importants
du point de vue fabrication, en ce qui concerne l'aligne-
ment du masque, etc.

Claims (14)

REVENDICATIONS
1 Dispositif à semiconducteurs, caractérisé en ce qu'il comporte a) un corps semiconducteur ( 100), b) une région d'isolation ( 3) qui isole électriquement une surface principale dudit corps semiconducteur ( 100) en une pluralité de régions semiconductrices et qui est constituée par une gorge s'étendant, avec une largeur essentiellement constante, dans la surface principale
dudit corps semiconducteur et par un matériau ( 4) de rem-
plissage remplissant ladite gorgec) un élément semicon-
ducteur ( 19,20,21) qui est formé à l'intérieur de chacu-
ne de premières régions semiconductrices mentionnées fai-
sant partie d'une pluralité de régions semiconductrices
et qui possède au moins une pellicule d'oxyde mince for-
mée par oxydation de leur surface principale, d) une pellicule d'oxyde épaisse ( 70,71,72) qui est formée à
l'intérieur d'au moins une seconde région semiconduc-
trice entre ladite pluralité des régions semiconductri-
ces de manière à recouvrir essentiellement l'ensemble de la surface de cette région, et qui est plus épaisse que la pellicule d'oxyde mince formée à l'intérieur de
ladite première région semiconductrice et qui est obte-
nue par oxydation de la surface principale de la seconde région semiconductrice, et e) des couches de câblage ( 33,34) qui s'étendent audessus de ladite pellicule d'oxyde épaisse ( 72) et qui sont utilisées pour réaliser
l'interconnexion entre des éléments semiconducteurs.
2 Dispositif à semiconducteurs selon la revendication 1, caractérisé en ce qu'une pellicule d'oxyde ( 17) est formée sur une surface dudit corps semiconducteur ( 100) à l'intérieur de ladite gorge ( 3) 3 Dispositif à semiconducteurs selon la revendication 2, caractérisé en ce que ledit matériau
de remplissage est du bioxyde de silicium.
4 Dispositif à semiconducteurs, selon la re-
vendication 3, caractérisé en ce que ledit corps semicon-
ducteur ( 100) comporte un substrat semiconducteur de ty-
pe P ( 2), une couche épitaxiale de type (N) qui est for-
mée sur ledit substrat semiconducteur, et une région en- terrée de type N ( 5) qui est formée entre ledit substrat semiconducteur et ladite couche épitaxiale qui possède
une concentration d'impureté supérieure à celle de ladi-
te couche épitaxiale, ledit élément semiconducteur étant
un transistor bipolaire qui comporte une région de col-
lecteur de type N qui est constitue par ladite couche
épitaxiale ( 9), ladite région ensevelie ( 5) et une ré-
gion de contact de collecteur ( 18) possédant une con-
centration en impureté supérieure à celle de ladite couche épitaxiale, une région de base de type P ( 19)
qui est formée à l'intérieur de ladite couche épita-
xiale et une région d'émetteur de type N ( 21) qui est formée à l'intérieur de ladite région de base, tandis
que ladite gorge ( 30) s'étend de manière à atteindre le-
dit substrat semiconducteur ( 2).
Dispositif à semiconducteurs selon la re-
vendication 4, caractérisé en ce que ladite région de con-
tact de collecteur ( 18) et ladite région de base ( 19) sont isolées par une pellicule d'oxyde épaisse ( 70) qui
est formée par oxydation de la surface principale de la-
dite première région semiconductrice et qui possède une
épaisseur essentiellement égale à celle de ladite pelli-
cule d'oxyde épaisse ( 72) formée à l'intérieur de ladi-
te seconde région semiconductrice.
6 Dispositif à semiconducteurs selon la re-
vendication 2, caractérisé en ce que le matériau de rem-
plissage est du silicium polycristallin.
7 Dispositif à semiconducteurs selon la re-
vendication 6, caractérisé ence qu'une surface dudit si-
licium polycristallin remplissant ladite gorge ( 3) est
2532784-
recouverte par une pellicule de bioxyde de silicium ob-
tenue par oxydation thermique de ladite surface.
8 Dispositif à semiconducteur selon la re-
vendication 7, caractérisé en ce que ledit corps semi-
conducteur ( 100) comporte un substrat en silicium de ty- pe P ( 2), une couche épitaxiale de type N ( 9) qui est forméesur ledit substrat semiconducteur, et une région
ensevelie de type N ( 5) qui est formée entre ledit sub-
strat semiconducteur et ladite couche épitaxiale et qui
possède une concentration en impureté supérieure à cel-
le de ladite couche épitaxiale, ledit élément semiconduc-
teur étant un transistor bipolaire comportant une région de collecteur de type N qui est constituée par ladite couche épitaxiale ( 9), ladite région ensevelie ( 5) et une région de contact de collecteur ( 18) possédant une concentration en impureté supérieure à celle de ladite couche épitaxiale, une région de base de type P ( 19) qui est formée à l'intérieur de ladite couche épitaxiale et une région d'émetteur de type N ( 21) qui est formée
à l'intérieur de ladite région de base, tandis que ladi-
te gorge ( 3) s'étend de manière à atteindre ledit substrat ( 2).
9 Dispositif à semiconducteurs selon la re-
vendication 8, caractérisé en ce que ladite région de con-
tact du collecteur ( 18) et ladite région de base ( 19) sont isolées par une pellicule d'oxyde épaisse qui est réalisée par oxydation de la surface principale de ladite première
région semiconductrice et qui possède une épaisseur sensi-
blement identique à celle de ladite pellicule d'oxyde
épaisse ( 72) formée à l'intérieur de ladite seconde ré-
gion semiconductrice.
Procédé de fabrication d'un dispositif à
semiconducteurs, caractérisé en ce qu'il inclut les pha-
ses opératoires suivantes: a) préparation d'un corps semiconducteur ( 100) ,
2532784-
b) formation sélective d'un masque imperméa-
ble à l'oxydation ( 10) sur une surface principale dudit corps semiconducteur et recouvrant un premier élément de
surface de chaque région d'une pluralité de premièresré-
giorssemiconductrices,dans laquelle des éléments semi- conducteurs doivent être respectivement formés,et un second élément de surface d'une seconderégion semiconductrice,
qui est situé entre lesdites régions de ladite plurali-
té de premières régions semiconductrices et dans laquel-
le une région d'isolation ( 8) peut être formée, hormis au moins au niveau d'un troisième élément de surface
d'une troisième région semiconductrice,qui est entou-
rée par ladite seconde région semiconductrice destinée à la formation de ladite région d'isolation ( 8) en son intérieur, c) formation d'une pellicule d'oxyde épaisse
( 72) dans ledit troisième élément de surface par oxyda-
tion thermique de la surface principale dudit substrat
semiconducteur moyennant l'utilisation dudit masque im-
perméable à l'oxydation ( 10), d) élimination dudit masque imperméable à l'oxydation ( 10 > dudit second élément de surface,
e) formation d'une gorge ( 3) dans ledit se-
cond élément de surface de ladite surface principale du-
dit corps semiconducteur ( 100), en utilisant comme mas-
que d'attaque chimique ladite pellicule d'oxyde épaisse
( 72) formée dans le troisième élément de surface et le-
dit masque imperméable à l'oxydation ( 10) recouvrant le-
dit premier élément de surface, ladite gorge ( 3) possé-
dant une largeur essentiellement constante et réalisant une isolation électrique de ladite surface principale dudit corps semiconducteur suivant la pluralité de pre mières régions semiconductrices,
f) remplissage de ladite gorge ( 3) par un ma-
tériau de remplissage, g) formation des éléments semiconducteurs
dans les premières régions semiconductrices, dont la sur-
face principale de chacune de ces régions possède une
pellicule d'oxyde mince ( 20) qui est formée par oxyda-
tion thermique et est plus mince que la pellicule d'oxy- de épaisse ( 72) dudit troisième élément de surface, et h) formation de couches de câblage ( 33,34)
sur ladite pellicule d'oxyde épaisse ( 72) dudit troi-
sième élément de surfaces, lesdites couches de câblage étant utilisées pour réaliser l'interconnexion desdits
éléments semiconducteurs.
11 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 10, caractéri-
sé en ce qu'il inclut, avant la phase opératoire de rem-
plissage, la phase opératoire d'oxydation d'une surface dudit corps semiconducteur à l'intérieur de ladite gorge
( 3) de manière à former une pellicule de bioxyde de si-
licium. 12 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 11, caractéri-
sé en ce que ledit matériau de remplissage est du bioxy-
de de silicium.
13 Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 12, caractérisé en ce que ladite phase opératoire de préparation dudit corps semiconducteur ( 100) inclut la phase opératoire partielle de formation d'une région ensevelie de type N ( 5) dans une surface d'un substrat semiconducteur de
type P ( 2), et la phase opératoire partielle de forma-
tion d'une couche épitaxiale de type N ( 9) possédant une concentration en impureté inférieure à celle de ladite région ensevelie dans la surface dudit substrat
semiconducteur, ladite gorge ( 3) étant formée de maniè-
re à atteindre ledit substrat semiconducteur ( 2), tan-
dis que ladite phase opératoire de formation desdits
éléments semiconducteurs inclut la phase opératoire par-
tielle de formation d'une région de contact de collec-
teur du type N ( 18) atteignant ladite région ensevelie dans une partie de chacune desdites premières régions semiconductrices, la phase opératoire partielle de for- mation d'une région de type P dans une autre partie de
ladite première région semiconductrice et la phaseopé-
ratoire partielle de la formation d'une région d'émet-
teur de type N à l'intérieur de ladite région de base.
14 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 13, caracté-
risé en ce que ledit masque imperméable à l'oxydation
( 10) est formé sur les premiers éléments de surface res-
pectifs, hormis sur les éléments de surface situés au-
dessus de régions devant devenir des régions situées
entre les régions de contact de collecteur et les ré-
gions debase et qu'une pellicule d'oxyde épaisse est for-
mée sur des régions situées entre lesdites régions de contact de collecteur et desdites régions de base, par oxydation thermique de ladite surface principale dudit corps semiconducteur en même temps que la formation de la pellicule d'oxyde épaisseur dudit troisième élément
de surface.
Procédé de fabrication d'un dispositif à semiconducteurssélon la revendication 11, caractérisé en ce que ledit matériau de remplissage est du silicium polycristallin. 16 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 15, caractéri-
sé en ce que le silicium polycristallin est recouvrent par une pellicule d'oxyde qui Uest formée par oxydation
thermique dudit silicium.
17 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 16, caractéri-
sé en ce que ladite phase opératoire de préparation du-
dit corps semiconducteur inclut la phase opératoire par-
tielle de formation d'une région ensevelie de type Y
( 5) dans une région d'un substrat semiconducteur de ty-
pe P ( 2) et la phase opératoire partielle de formation d'une couche épitaxiale de type N ( 9) possédant une con-
centration en impureté inférieure à celle de ladite ré-
gion ensevelie dans la surface dudit substrat semicon-
ducteur ( 2), ladite gorge ( 3) étant formée de manière à atteindre ledit substrat semiconducteur, tandis que ladite phase opératoire de formation desdits éléments semiconducteurs inclut la phase opératoire partielle de formation d'une région de contact de collecteur de type N ( 18) atteignant ladite région ensevelie dans une partie de chacune desdites premières régions semiconductrices, la phase opératoire partielle de formation d'une région
de base de type P dans une autre partie de ladite pre-
mière région semiconductrice, et la phase opératoire partielle de formation d'une région d'émetteur de type
N ( 21) à l'intérieur de ladite région de base.
18 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 17, caractéri-
sé'en ce que ledit masque imperméable à l'oxydation ( 10)
est formé sur lesdits premiers éléments de surface res-
pective hormÈ les éléments de surface situés sur des régions destinées à devenir des régions situées entre lesrégions de contact de collecteur et le régions de
base, et qu'une pellicule d'oxyde épaisse ( 70) est for-
mée sur des régions situées entre lesdites régions de contact de collecteur et lesdites régions de base par oxydation thermique de ladite surface principale dudit corps semiconducteur en même temps que la formation de ladite pellicule d'oxyde épaisse ( 72) dudit troisième
élément de surface.
19 Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 10, caractéri-
* 2532784
sé en ce que ledit masque imperméable à l'oxydation ( 10-
est constitué par une pellicule de nitrure de silicium.
Procédé de fabrication d'un dispositif
à semiconducteurs selon la revendication 19, caractéri-
sé en ce que ladite pellicule de nitrure de silicium est constituée par des pellicules de nitrure de silicium
d'un premier niveau et d'un second niveau, la pellicu-
le de nitrure de silicium du premier niveau étant for-
mées sur lesdits premiers éléments de surface et ladi-
te pellicule de nitrure de silicium du second niveau b
étant formée sur au moins ledit second élément de sur-
face. 21 Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 20, caractérisé
en ce qu'une pellicule possédant des propriétés diffé-
rentes de celles de ladite pellicule de nitrure de sili-
cium est disposée entre lesdites pellicules de nitrure de silicium des premiers et seconds niveaux de manière
à les isoler entre elles.
22 Procédé de fabrication d'un dispositif
à semiconducteurs selon l'une quelconque des revendica-
tions 10 à 21, caractérisé en ce que ladite gorge ( 3)
est formée par une attaque chimique ionique réactive.
FR838312882A 1982-09-06 1983-08-04 Dispositif a circuits integres a semiconducteurs comprenant une gorge profonde remplie d'un materiau isolant et procede de fabrication d'un tel dispositif Expired - Lifetime FR2532784B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57153910A JPS5943545A (ja) 1982-09-06 1982-09-06 半導体集積回路装置

Publications (2)

Publication Number Publication Date
FR2532784A1 true FR2532784A1 (fr) 1984-03-09
FR2532784B1 FR2532784B1 (fr) 1992-01-03

Family

ID=15572773

Family Applications (1)

Application Number Title Priority Date Filing Date
FR838312882A Expired - Lifetime FR2532784B1 (fr) 1982-09-06 1983-08-04 Dispositif a circuits integres a semiconducteurs comprenant une gorge profonde remplie d'un materiau isolant et procede de fabrication d'un tel dispositif

Country Status (10)

Country Link
US (4) US4746963A (fr)
JP (1) JPS5943545A (fr)
KR (1) KR920002862B1 (fr)
DE (1) DE3327301C2 (fr)
FR (1) FR2532784B1 (fr)
GB (3) GB2128400B (fr)
HK (1) HK988A (fr)
IT (1) IT1167381B (fr)
MY (1) MY8700804A (fr)
SG (1) SG88787G (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0443879A2 (fr) * 1990-02-23 1991-08-28 Sharp Kabushiki Kaisha ProcédÀ© pour la formation de régions d'isolation pour des dispositifs semi-conducteurs
EP0450091A1 (fr) * 1989-10-20 1991-10-09 Oki Electric Industry Co., Ltd. Procede de fabrication des dispositifs a circuit integre a semi-conducteur

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPH0834241B2 (ja) * 1983-09-14 1996-03-29 沖電気工業株式会社 半導体集積回路装置の製造方法
GB2148593B (en) * 1983-10-14 1987-06-10 Hitachi Ltd Process for manufacturing the isolating regions of a semiconductor integrated circuit device
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
US4808548A (en) * 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
US4888300A (en) * 1985-11-07 1989-12-19 Fairchild Camera And Instrument Corporation Submerged wall isolation of silicon islands
DE3776454D1 (de) * 1986-08-13 1992-03-12 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
JPS63131539A (ja) * 1986-11-20 1988-06-03 Nec Corp 半導体集積回路
JP2615652B2 (ja) * 1987-08-19 1997-06-04 ソニー株式会社 バイポーラトランジスタの製造方法
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
DE68928787T2 (de) * 1988-04-11 1998-12-24 Synergy Semiconductor Corp Verfahren zur Herstellung eines Bipolartransistors
JPH0727974B2 (ja) * 1988-04-26 1995-03-29 三菱電機株式会社 半導体記憶装置の製造方法
JPH0623782B2 (ja) * 1988-11-15 1994-03-30 株式会社日立製作所 静電容量式加速度センサ及び半導体圧力センサ
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
US5286986A (en) * 1989-04-13 1994-02-15 Kabushiki Kaisha Toshiba Semiconductor device having CCD and its peripheral bipolar transistors
US5066603A (en) * 1989-09-06 1991-11-19 Gte Laboratories Incorporated Method of manufacturing static induction transistors
JPH07105458B2 (ja) * 1989-11-21 1995-11-13 株式会社東芝 複合型集積回路素子
DE4102888A1 (de) * 1990-01-31 1991-08-01 Toshiba Kawasaki Kk Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors
JPH0736419B2 (ja) * 1990-02-09 1995-04-19 株式会社東芝 半導体装置及びその製造方法
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
US5212111A (en) * 1992-04-22 1993-05-18 Micron Technology, Inc. Local-oxidation of silicon (LOCOS) process using ceramic barrier layer
JPH06216120A (ja) * 1992-12-03 1994-08-05 Motorola Inc 集積回路の電気的分離構造の形成方法
KR0120572B1 (ko) * 1994-05-04 1997-10-20 김주용 반도체 소자 및 그 제조방법
US5872044A (en) * 1994-06-15 1999-02-16 Harris Corporation Late process method for trench isolation
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
US5851887A (en) * 1994-09-07 1998-12-22 Cypress Semiconductor Corporation Deep sub-micron polysilicon gap formation
FR2728388A1 (fr) * 1994-12-19 1996-06-21 Korea Electronics Telecomm Procede de fabrication d'un transistor bipolaire
US5920108A (en) * 1995-06-05 1999-07-06 Harris Corporation Late process method and apparatus for trench isolation
WO1997023908A1 (fr) * 1995-12-21 1997-07-03 Philips Electronics N.V. Dispositif a semi-conducteur bicmos comportant un corps de silicium a zones locos et a sillons remplis d'oxyde pour l'isolation
US5734192A (en) * 1995-12-22 1998-03-31 International Business Machines Corporation Trench isolation for active areas and first level conductors
US6091129A (en) * 1996-06-19 2000-07-18 Cypress Semiconductor Corporation Self-aligned trench isolated structure
KR100207491B1 (ko) * 1996-08-21 1999-07-15 윤종용 액정표시장치 및 그 제조방법
AU6530298A (en) * 1997-03-18 1998-10-12 Telefonaktiebolaget Lm Ericsson (Publ) Trench-isolated bipolar devices
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6090685A (en) * 1997-08-22 2000-07-18 Micron Technology Inc. Method of forming a LOCOS trench isolation structure
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US6153918A (en) * 1998-04-20 2000-11-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved planarity and reduced parasitic capacitance
US6674134B2 (en) * 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
US6221733B1 (en) * 1998-11-13 2001-04-24 Lattice Semiconductor Corporation Reduction of mechanical stress in shallow trench isolation process
JP3566885B2 (ja) * 1999-06-02 2004-09-15 シャープ株式会社 トレンチアイソレーションの形成方法及び半導体装置の製造方法
US6255184B1 (en) * 1999-08-30 2001-07-03 Episil Technologies, Inc. Fabrication process for a three dimensional trench emitter bipolar transistor
JP2002299466A (ja) * 2001-03-30 2002-10-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
JP2006261220A (ja) * 2005-03-15 2006-09-28 Nec Electronics Corp 半導体装置及びその製造方法
JP2009302222A (ja) * 2008-06-12 2009-12-24 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0039411A2 (fr) * 1980-05-05 1981-11-11 International Business Machines Corporation Procédé de fabrication d'une structure intégrée de transistor PNP et NPN

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993513A (en) * 1974-10-29 1976-11-23 Fairchild Camera And Instrument Corporation Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures
US4542579A (en) * 1975-06-30 1985-09-24 International Business Machines Corporation Method for forming aluminum oxide dielectric isolation in integrated circuits
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
DE2949360A1 (de) * 1978-12-08 1980-06-26 Hitachi Ltd Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
US4394196A (en) * 1980-07-16 1983-07-19 Tokyo Shibaura Denki Kabushiki Kaisha Method of etching, refilling and etching dielectric grooves for isolating micron size device regions
GB2081506B (en) * 1980-07-21 1984-06-06 Data General Corp Resin-filled groove isolation of integrated circuit elements in a semi-conductor body
JPS57176746A (en) * 1981-04-21 1982-10-30 Nippon Telegr & Teleph Corp <Ntt> Semiconductor integrated circuit and manufacture thereof
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS6181649A (ja) * 1984-09-28 1986-04-25 Toshiba Corp 半導体装置の製造方法
JPS61276342A (ja) * 1985-05-31 1986-12-06 Toshiba Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0039411A2 (fr) * 1980-05-05 1981-11-11 International Business Machines Corporation Procédé de fabrication d'une structure intégrée de transistor PNP et NPN

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 23, no. 11, avril 1981, pages 4917-4919, New York, US; I.ANTIPOV: "Prevention of birdsbeak formation" *
IEEE INTERNATIONAL SOLID STATE CIRCUITS CONFERENCE, vol. 25, février 1982, page 242-243, New York, US; D.D.TANG et al.: "Device structures and technology" *
JAPANESE JOURNAL OF APPLIED PHYSICS SUPPLEMENT, vol. 21, no. 1, 1982, Proceedings of the 13th Conference on Solid State Devices, Tokyo, 1981, pages 37-40, Tokyo, JP; Y.TAMAKI et al.: "U-groove isolation technology for high density bipolar LSI's" *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0450091A1 (fr) * 1989-10-20 1991-10-09 Oki Electric Industry Co., Ltd. Procede de fabrication des dispositifs a circuit integre a semi-conducteur
EP0450091A4 (en) * 1989-10-20 1993-12-22 Oki Electric Ind Co Ltd Method of producing semiconductor integrated circuit devices
EP0443879A2 (fr) * 1990-02-23 1991-08-28 Sharp Kabushiki Kaisha ProcédÀ© pour la formation de régions d'isolation pour des dispositifs semi-conducteurs
EP0443879B1 (fr) * 1990-02-23 2000-04-19 Sharp Kabushiki Kaisha Procédé pour la formation de régions d'isolation pour des dispositifs semi-conducteurs

Also Published As

Publication number Publication date
DE3327301C2 (de) 1996-05-02
US5084402A (en) 1992-01-28
JPH0449777B2 (fr) 1992-08-12
US5200348A (en) 1993-04-06
GB2128400A (en) 1984-04-26
IT1167381B (it) 1987-05-13
FR2532784B1 (fr) 1992-01-03
HK988A (en) 1988-01-15
SG88787G (en) 1988-06-03
DE3327301A1 (de) 1984-03-08
IT8322777A0 (it) 1983-09-05
GB2128400B (en) 1986-08-20
US4746963A (en) 1988-05-24
US4853343A (en) 1989-08-01
GB8319848D0 (en) 1983-08-24
KR920002862B1 (ko) 1992-04-06
MY8700804A (en) 1987-12-31
KR840005925A (ko) 1984-11-19
JPS5943545A (ja) 1984-03-10
GB8500175D0 (en) 1985-02-13
GB8500176D0 (en) 1985-02-13

Similar Documents

Publication Publication Date Title
FR2532784A1 (fr) Dispositif a circuits integres a semiconducteurs comprenant une gorge profonde remplie d&#39;un materiau isolant et procede de fabrication d&#39;un tel dispositif
EP0167437B1 (fr) Procédé d&#39;autopositionnement d&#39;un oxyde de champ localisé par rapport à une tranchée d&#39;isolement
TWI525776B (zh) 最佳化之環型銅直通基板穿孔
FR2711275A1 (fr) Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits.
FR2477771A1 (fr) Procede pour la realisation d&#39;un dispositif semiconducteur a haute tension de blocage et dispositif semiconducteur ainsi realise
FR2930840A1 (fr) Procede de reprise de contact sur un circuit eclaire par la face arriere
FR2773417A1 (fr) Procede de formation d&#39;un contact auto-aligne dans un dipositif a semiconducteur
FR2938970A1 (fr) Procede pour empiler et interconnecter des circuits integres
FR2691837A1 (fr) Dispositif semiconducteur sur substrat du type soi et son procédé de fabrication.
EP3483889B1 (fr) Puce à mémoire non volatile embarquée à matériau à changement de phase
FR2717307A1 (fr) Procédé d&#39;isolement de zones actives d&#39;un substrat semi-conducteur par tranchées peu profondes quasi planes, et dispositif correspondant.
FR2784229A1 (fr) Procede de formation d&#39;un contact autoaligne dans un dispositif a semiconducteur
EP3249689B1 (fr) Procédé de formation de transistors pdsoi et fdsoi sur un même substrat
EP0673061B1 (fr) Procédé d&#39;isolement de zones actives d&#39;un substrat semi-conducteur par tranchées peu profondes, notamment étroites
EP2591506B1 (fr) Procédé de réalisation d&#39;un dispositif microelectronique a niveaux metalliques d&#39;interconnexion connectes par des vias programmables
EP0372644B1 (fr) Procédé de réalisation d&#39;un circuit intégré incluant des étapes pour réaliser des interconnexions entre des motifs réalisés à des niveaux différents
WO1988005602A1 (fr) Procede de fabrication de zones d&#39;isolation electrique dans un circuit integre cmos
EP0190243B1 (fr) Procede de fabrication d&#39;un circuit integre de type mis
FR2514559A1 (fr) Dispositif a semi-conducteurs, notamment transistor planar comportant une isolation dielectrique formee par un polyimide et procede de fabrication d&#39;un tel dispositif
FR2674372A1 (fr) Structure d&#39;interconnexion dans un dispositif a semiconducteurs et son procede de fabrication.
FR2495379A1 (fr) Circuit integre a semiconducteurs et procede de fabrication de ce dernier
FR2620570A1 (fr) Procede de fabrication de dispositif semi-conducteur &#34; bicmos &#34;
FR2487124A1 (fr) Procede de fabrication de plusieurs composants sur un seul corps semi-conducteur et objets manufactures formes par sa mise en oeuvre
FR2610140A1 (fr) Circuit integre cmos et procede de fabrication de ses zones d&#39;isolation electrique
EP0126499B1 (fr) Procédé de réalisation d&#39;un transistor bipolaire haute tension

Legal Events

Date Code Title Description
ST Notification of lapse