JPH0736419B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0736419B2 JPH0736419B2 JP2030584A JP3058490A JPH0736419B2 JP H0736419 B2 JPH0736419 B2 JP H0736419B2 JP 2030584 A JP2030584 A JP 2030584A JP 3058490 A JP3058490 A JP 3058490A JP H0736419 B2 JPH0736419 B2 JP H0736419B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するもので、
特に半導体集積回路と半導体集積回路を構成する素子と
の間の分離に使用されるものである。
特に半導体集積回路と半導体集積回路を構成する素子と
の間の分離に使用されるものである。
（従来の技術） 一般に、半導体集積回路では、半導体基板の主面に、相
互に電気的に分離された複数個の素子領域を設け、これ
らの素子領域に能動素子又は受動素子を形成している。
互に電気的に分離された複数個の素子領域を設け、これ
らの素子領域に能動素子又は受動素子を形成している。
このような素子領域の分離方法としては、PN接合による
分離方法や酸化膜による分離方法等の種々の方法が使用
されている。このうち、溝による素子分離方法を用いて
集積回路を構成した場合の従来例について以下に説明す
る。
分離方法や酸化膜による分離方法等の種々の方法が使用
されている。このうち、溝による素子分離方法を用いて
集積回路を構成した場合の従来例について以下に説明す
る。
第５図は、従来の溝による素子分離に係わる半導体集積
回路の一例を示すものである。
回路の一例を示すものである。
シリコン基板１には、素子領域2a,2b,…を取り囲む溝3
a,3b,…が形成されている。フィールド領域及び溝3a、3
b,…内面には、酸化膜４が形成されている。酸化膜４が
形成された溝3a、3b,…内には、多結晶シリコン５が埋
め込まれている。多結晶シリコン５が埋め込まれた溝3
a,3b,…上には、薄いキャップ酸化膜６が形成されてい
る。
a,3b,…が形成されている。フィールド領域及び溝3a、3
b,…内面には、酸化膜４が形成されている。酸化膜４が
形成された溝3a、3b,…内には、多結晶シリコン５が埋
め込まれている。多結晶シリコン５が埋め込まれた溝3
a,3b,…上には、薄いキャップ酸化膜６が形成されてい
る。
なお、上記半導体集積回路に係わる素子分離方法は次に
示すようにして行われる。
示すようにして行われる。
まず、シリコン基板１に、素子領域２を囲むように溝3
a,3b,…を異方性エッチングにより形成する。次に、素
子領域２の上面にシリコンナイトライド（Si3N4）のよ
うな非酸化性膜を形成する。この後、この非酸化性膜を
耐酸化マスクとして、フィールド及び溝3a,3b,…内面に
酸化膜４を形成する。また、酸化膜４形成後の溝3a,3b,
…に多結晶シリコン５を埋め込む。さらに、多結晶シリ
コン５を平坦化した後、薄いキャップ酸化膜６を形成す
る。
a,3b,…を異方性エッチングにより形成する。次に、素
子領域２の上面にシリコンナイトライド（Si3N4）のよ
うな非酸化性膜を形成する。この後、この非酸化性膜を
耐酸化マスクとして、フィールド及び溝3a,3b,…内面に
酸化膜４を形成する。また、酸化膜４形成後の溝3a,3b,
…に多結晶シリコン５を埋め込む。さらに、多結晶シリ
コン５を平坦化した後、薄いキャップ酸化膜６を形成す
る。
このような半導体集積回路では、素子の集積密度を高め
るために、溝3aの側壁と溝3bの側壁との間隔WTTは、で
きる限り短くなるようにして設計されている。
るために、溝3aの側壁と溝3bの側壁との間隔WTTは、で
きる限り短くなるようにして設計されている。
しかしながら、一般に、溝3a,3b,…間の間隔が短くなる
につれて、フィールド及び溝3a,3b,…内面に酸化膜４を
形成するための酸化時に、熱応力が溝3a,3b,…のコーナ
ーに集中することが知られている。具体的には、第６図
に示すように、酸化時の熱応力集中により、溝の上部コ
ーナー７及び底部コーナー８から転位欠陥９が発生す
る。これらの転位欠陥９は、シリコン基板に形成される
トランジスタのコレクタ−コレクタ間のリーク電流を増
加させ、又Ic（コレクタ電流）−hFE（エミッタ接地電
流増幅率）特性等のトランジスタ特性を劣化させる。即
ち、転位欠陥９が、ある密度で存在すると、その欠陥を
中心として再結合電流が増加し、素子特性や素子間分離
特性を劣化させるので、半導体集積回路にとって致命的
である。
につれて、フィールド及び溝3a,3b,…内面に酸化膜４を
形成するための酸化時に、熱応力が溝3a,3b,…のコーナ
ーに集中することが知られている。具体的には、第６図
に示すように、酸化時の熱応力集中により、溝の上部コ
ーナー７及び底部コーナー８から転位欠陥９が発生す
る。これらの転位欠陥９は、シリコン基板に形成される
トランジスタのコレクタ−コレクタ間のリーク電流を増
加させ、又Ic（コレクタ電流）−hFE（エミッタ接地電
流増幅率）特性等のトランジスタ特性を劣化させる。即
ち、転位欠陥９が、ある密度で存在すると、その欠陥を
中心として再結合電流が増加し、素子特性や素子間分離
特性を劣化させるので、半導体集積回路にとって致命的
である。
（発明が解決しようとする課題） このように、従来の半導体集積回路では、溝間の間隔が
短くなると、酸化時の熱応力集中によって溝中のコーナ
ーから転位欠陥が発生していた。このため、素子特性や
素子間分離特性が劣化し、半導体集積回路にとって致命
的となる欠点があった。
短くなると、酸化時の熱応力集中によって溝中のコーナ
ーから転位欠陥が発生していた。このため、素子特性や
素子間分離特性が劣化し、半導体集積回路にとって致命
的となる欠点があった。
そこで、本発明は、素子分離溝の上部コーナー及び底部
コーナーから発生する転位欠陥を抑制することにより、
素子特性及び素子分離特性を実質的に劣化させるとこの
ない半導体装置及びその製造方法を提供することを目的
とする。
コーナーから発生する転位欠陥を抑制することにより、
素子特性及び素子分離特性を実質的に劣化させるとこの
ない半導体装置及びその製造方法を提供することを目的
とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、一
の素子領域を取り囲む溝と他の素子領域を取り囲む溝と
の間隔を、少なくとも３μｍ設けることにより、前記一
の素子領域と、これに隣接する他の素子領域との電気的
な分離を行うものである。
の素子領域を取り囲む溝と他の素子領域を取り囲む溝と
の間隔を、少なくとも３μｍ設けることにより、前記一
の素子領域と、これに隣接する他の素子領域との電気的
な分離を行うものである。
また、前記一及び他の素子領域を取り囲むそれぞれの溝
内には、厚さが9000Åを越えないような酸化膜が形成さ
れる。
内には、厚さが9000Åを越えないような酸化膜が形成さ
れる。
本発明の半導体装置の製造方法は、まず、半導体基板
に、一の素子領域を取り囲み、かつ、隣接する他の素子
領域を取り囲む溝との間隔が３μｍを越えるように溝を
形成する。この後、前記一及び他の素子領域を取り囲む
それぞれの溝内に、厚さが9000Åを越えないような第１
の酸化膜を形成する。また、前記第１の酸化膜が形成さ
れた溝内に多結晶シリコンを埋め込み、前記多結晶シリ
コンが埋め込まれたそれぞれの溝上に第２の酸化膜を形
成するものである。
に、一の素子領域を取り囲み、かつ、隣接する他の素子
領域を取り囲む溝との間隔が３μｍを越えるように溝を
形成する。この後、前記一及び他の素子領域を取り囲む
それぞれの溝内に、厚さが9000Åを越えないような第１
の酸化膜を形成する。また、前記第１の酸化膜が形成さ
れた溝内に多結晶シリコンを埋め込み、前記多結晶シリ
コンが埋め込まれたそれぞれの溝上に第２の酸化膜を形
成するものである。
（作用） このような構成によれば、隣接する溝の間隔は、少なく
とも３μｍ以上に離して形成されている。また、前記溝
内面に形成される酸化膜の膜厚は、9000Åを越えないよ
うに形成されている。
とも３μｍ以上に離して形成されている。また、前記溝
内面に形成される酸化膜の膜厚は、9000Åを越えないよ
うに形成されている。
また、半導体基板に所定の要件を満たすようにして溝を
形成した後、前記溝内に厚さが9000Åを越えないような
第１の酸化膜を形成している。
形成した後、前記溝内に厚さが9000Åを越えないような
第１の酸化膜を形成している。
このため、製造工程中、酸化膜形成時の応力集中を緩和
することができ、素子分離溝の上部コーナー及び底部コ
ーナーから発生する転位等の欠陥を抑制することができ
る。
することができ、素子分離溝の上部コーナー及び底部コ
ーナーから発生する転位等の欠陥を抑制することができ
る。
（実施例） 以下、図面を参照しながら本発明の一実施例に係わる半
導体装置及びその製造方法について詳細に説明する。
導体装置及びその製造方法について詳細に説明する。
第１図は、本発明の一実施例に係わる半導体装置とし
て、素子領域にバイポーラトランジスタアレイが形成さ
れたものを示している。
て、素子領域にバイポーラトランジスタアレイが形成さ
れたものを示している。
Ｐ型単結晶シリコン基板11上には、N+型埋め込み層12が
形成されている。N+型埋め込み層12上には、Ｎ型エピタ
キシャル層13が形成されている。シリコン基板11及びＮ
型エピタキシャル層13には、素子領域14a,14b,…を取り
囲む素子分離溝15a,15b,…が形成されている。素子分離
溝15a,15b,…の底部には、P+型不純物領域16が形成され
ている。フィールド領域及び素子分離溝15a,15b,…内面
には、酸化膜17が形成されている。酸化膜17が形成され
た素子分離溝15a,15b,…内には、多結晶シリコン18が埋
め込まれている。多結晶シリコン18が埋め込まれた素子
分離溝15a,15b,…上には、薄いキャップ酸化膜19が形成
されている。また、素子領域14a,14b,…におけるＮ型エ
ピタキシャル層13には、N+型コレクタ取り出し領域20、
Ｐ型ベース領域21、及びN+型エミッタ領域22がそれぞれ
形成されている。
形成されている。N+型埋め込み層12上には、Ｎ型エピタ
キシャル層13が形成されている。シリコン基板11及びＮ
型エピタキシャル層13には、素子領域14a,14b,…を取り
囲む素子分離溝15a,15b,…が形成されている。素子分離
溝15a,15b,…の底部には、P+型不純物領域16が形成され
ている。フィールド領域及び素子分離溝15a,15b,…内面
には、酸化膜17が形成されている。酸化膜17が形成され
た素子分離溝15a,15b,…内には、多結晶シリコン18が埋
め込まれている。多結晶シリコン18が埋め込まれた素子
分離溝15a,15b,…上には、薄いキャップ酸化膜19が形成
されている。また、素子領域14a,14b,…におけるＮ型エ
ピタキシャル層13には、N+型コレクタ取り出し領域20、
Ｐ型ベース領域21、及びN+型エミッタ領域22がそれぞれ
形成されている。
なお、上記半導体装置において、隣接する素子分離溝15
a,15b,…間の間隔WTTは、少なくとも３μｍ以上に離し
て形成されている。また、幅が１〜２μｍの範囲で形成
される素子分離溝15a、15b,…内面には、膜厚が0.9μｍ
（9000Å）以下となるような酸化膜17が形成されてい
る。
a,15b,…間の間隔WTTは、少なくとも３μｍ以上に離し
て形成されている。また、幅が１〜２μｍの範囲で形成
される素子分離溝15a、15b,…内面には、膜厚が0.9μｍ
（9000Å）以下となるような酸化膜17が形成されてい
る。
このような構成によれば、素子分離溝の上部コーナー及
び底部コーナーから発生する転位欠陥を抑制することが
でき、素子特性及び素子分離特性を実質的に劣化させる
こともなくなる。
び底部コーナーから発生する転位欠陥を抑制することが
でき、素子特性及び素子分離特性を実質的に劣化させる
こともなくなる。
第２図（ａ）乃至（ｃ）は、本発明の一実施例に係わる
半導体装置の製造方法について示すものである。
半導体装置の製造方法について示すものである。
まず、同図（ａ）に示すように、Ｐ型基板21a、N+型埋
め込み層21bおよびＮ型エピタキシャル層21cからなる単
結晶シリコン基板21の主表面に、CVD法又は熱酸化法を
用いてSiO2膜23を形成する。また、SiO2膜23上に、素子
分離溝形成領域上部に開口を有するレジストパターン24
を積層する。この後、RIE（反応性イオンエッチング）
法を用いて単結晶シリコン基板21を垂直方向にエッチン
グし、幅が１〜２μｍ、深さが約５μｍとなるような素
子分離溝25a,25b,…を形成する。なお、各素子分離溝25
a,25b,…は、素子領域26a,26b,…を取り囲んで形成さ
れ、かつ、他の素子分離溝との間隔WTTが３μｍを越え
るようにデバイス設計上規定しておく。
め込み層21bおよびＮ型エピタキシャル層21cからなる単
結晶シリコン基板21の主表面に、CVD法又は熱酸化法を
用いてSiO2膜23を形成する。また、SiO2膜23上に、素子
分離溝形成領域上部に開口を有するレジストパターン24
を積層する。この後、RIE（反応性イオンエッチング）
法を用いて単結晶シリコン基板21を垂直方向にエッチン
グし、幅が１〜２μｍ、深さが約５μｍとなるような素
子分離溝25a,25b,…を形成する。なお、各素子分離溝25
a,25b,…は、素子領域26a,26b,…を取り囲んで形成さ
れ、かつ、他の素子分離溝との間隔WTTが３μｍを越え
るようにデバイス設計上規定しておく。
次に、同図（ｂ）に示すように、SiO2膜23及びレジスト
パターン24を除去した後、H2及びO2ガス雰囲気中で温度
約950℃の熱酸化を行い、厚さが約500ÅのSiO2膜27を形
成する。また、LP−CVD法を用いて温度約780℃で厚さ約
1000ÅのSi3N4膜28を堆積形成する。さらに、光蝕刻法
によりSi3N4膜28上にレジストパターン29を形成する。
続いて、プラズマエッチングによりSi3N4膜28をエッチ
ングし、素子領域26a,26b,…上の所定位置のみにSi3N4
膜（非酸化性膜）28を残存させる。
パターン24を除去した後、H2及びO2ガス雰囲気中で温度
約950℃の熱酸化を行い、厚さが約500ÅのSiO2膜27を形
成する。また、LP−CVD法を用いて温度約780℃で厚さ約
1000ÅのSi3N4膜28を堆積形成する。さらに、光蝕刻法
によりSi3N4膜28上にレジストパターン29を形成する。
続いて、プラズマエッチングによりSi3N4膜28をエッチ
ングし、素子領域26a,26b,…上の所定位置のみにSi3N4
膜（非酸化性膜）28を残存させる。
次に、同図（ｃ）に示すように、レジストパターン29を
除去した後、Si3N4膜28を耐酸化マスクとして、温度約1
000℃でウェット酸化を行い、フィールド領域及び素子
分離溝25a、25b,…内面に、厚さが実質的に9000Åを越
えない範囲、例えば8000Åとなるように酸化膜30を形成
する。
除去した後、Si3N4膜28を耐酸化マスクとして、温度約1
000℃でウェット酸化を行い、フィールド領域及び素子
分離溝25a、25b,…内面に、厚さが実質的に9000Åを越
えない範囲、例えば8000Åとなるように酸化膜30を形成
する。
この後、図示しないが、周知の製造方法によって、素子
分離溝25a,25b,…内に多結晶シリコンを埋め込む。ま
た、この多結晶シリコンを平坦化した後、素子分離溝25
a,25b,…上に薄いキャップ酸化膜を形成する。さらに、
素子領域26a,26b,…にバイポーラトランジスタを形成す
る。
分離溝25a,25b,…内に多結晶シリコンを埋め込む。ま
た、この多結晶シリコンを平坦化した後、素子分離溝25
a,25b,…上に薄いキャップ酸化膜を形成する。さらに、
素子領域26a,26b,…にバイポーラトランジスタを形成す
る。
以下、本発明を完成させる過程で行った試行について、
前記第１図を参照しながら詳細に説明する。
前記第１図を参照しながら詳細に説明する。
まず、一の素子分離溝の側壁と、これに隣接する他の素
子分離溝の側壁との間隔WTTを最適化するために、前記
間隔WTTをパラメータとし、第２図に示す製造方法によ
りバイポーラトランジスタアレイを同一半導体基板上に
形成する。前記間隔WTTは、1.0、2.0、3.0及び4.0μｍ
の４通りとする。また、フィールド酸化膜の膜厚を約90
00Åとし、素子分離溝15a、15b,…と、基板表面領域に
形成される非酸化性膜との間隔WTLを約3.0μｍとする。
子分離溝の側壁との間隔WTTを最適化するために、前記
間隔WTTをパラメータとし、第２図に示す製造方法によ
りバイポーラトランジスタアレイを同一半導体基板上に
形成する。前記間隔WTTは、1.0、2.0、3.0及び4.0μｍ
の４通りとする。また、フィールド酸化膜の膜厚を約90
00Åとし、素子分離溝15a、15b,…と、基板表面領域に
形成される非酸化性膜との間隔WTLを約3.0μｍとする。
評価項目としては、素子分離溝15a、15b,…の上部コー
ナー及び底部コーナーに発生する欠陥、素子分離溝15
a、15b,…の周辺に加わる常温における応力、及び素子
間のリーク電流密度である。
ナー及び底部コーナーに発生する欠陥、素子分離溝15
a、15b,…の周辺に加わる常温における応力、及び素子
間のリーク電流密度である。
欠陥については、素子作成工程終了後、基板全面をエッ
チオフし、続いてライトエッチング（Wright Etching）
等により欠陥を選択エッチングする。この後、光学顕微
鏡観察を行い、欠陥数を数え、かつ、素子分離溝15a、1
5b,…の長さ1mm当りに発生する欠陥密度として表す。ま
た、素子分離溝15a、15b,…の周辺に加わる応力につい
ては、顕微レーザーラマン分光法で測定し、素子分離溝
15a、15b,…の底部に加わる最大応力を測定値として表
す。さらに、素子間のリーク電流密度については、トラ
ンジスタセルのコレクターコレクタ間のＩ−Ｖ特性から
印加電圧が12Vのときの電流密度として表す。
チオフし、続いてライトエッチング（Wright Etching）
等により欠陥を選択エッチングする。この後、光学顕微
鏡観察を行い、欠陥数を数え、かつ、素子分離溝15a、1
5b,…の長さ1mm当りに発生する欠陥密度として表す。ま
た、素子分離溝15a、15b,…の周辺に加わる応力につい
ては、顕微レーザーラマン分光法で測定し、素子分離溝
15a、15b,…の底部に加わる最大応力を測定値として表
す。さらに、素子間のリーク電流密度については、トラ
ンジスタセルのコレクターコレクタ間のＩ−Ｖ特性から
印加電圧が12Vのときの電流密度として表す。
なお、これら特性値を同一グラフ上にまとめた結果が第
３図である。ここで、同図において、横軸は、隣接する
素子分離溝の間隔WTT（μｍ）を表し、縦軸（ａ）は、
素子間に12Vの電圧を印加した時のセル間リーク電流密
度（A/cm2）を表し、縦軸（ｂ）は、上部コーナー及び
底部コーナーにおける欠陥密度（個/mm）を表し、縦軸
（ｃ）は、応力（dyn/cm2）を表している。
３図である。ここで、同図において、横軸は、隣接する
素子分離溝の間隔WTT（μｍ）を表し、縦軸（ａ）は、
素子間に12Vの電圧を印加した時のセル間リーク電流密
度（A/cm2）を表し、縦軸（ｂ）は、上部コーナー及び
底部コーナーにおける欠陥密度（個/mm）を表し、縦軸
（ｃ）は、応力（dyn/cm2）を表している。
即ち、隣接する素子分離溝の間隔WTTが、4.0→3.0→2.0
→1.0μｍと近づくにつれて原則的に応力が増加し、こ
れに伴い欠陥密度も増加している。なお、1.0μｍ付近
で逆に応力が減少しているのは、非常に強い応力が加わ
ったことにより欠陥が多数発生し、応力が緩和されたこ
とによる。また、間隔WTTが近づくにつれて、素子分離
特性を示す素子間リーク電流密度も増加している。従っ
て、素子特性や素子間分離特性に影響を与えないために
は、隣接する素子分離溝15a,15b,…の間隔WTTは、少な
くとも３μｍ以上に離して形成されるのがよいことがわ
かった。
→1.0μｍと近づくにつれて原則的に応力が増加し、こ
れに伴い欠陥密度も増加している。なお、1.0μｍ付近
で逆に応力が減少しているのは、非常に強い応力が加わ
ったことにより欠陥が多数発生し、応力が緩和されたこ
とによる。また、間隔WTTが近づくにつれて、素子分離
特性を示す素子間リーク電流密度も増加している。従っ
て、素子特性や素子間分離特性に影響を与えないために
は、隣接する素子分離溝15a,15b,…の間隔WTTは、少な
くとも３μｍ以上に離して形成されるのがよいことがわ
かった。
第４図は本発明の他の実施例に係わる半導体装置を示す
ものである。
ものである。
この半導体装置は、接着ウェーハ又はSOIウェーハを基
板としたものである。即ち、単結晶シリコン基板41上に
は酸化膜42が形成されている。また、酸化膜42上には単
結晶シリコン基板43が形成されている。単結晶シリコン
基板43は、基板41との接着後に十分に薄く研磨され、例
えば５μｍ程度の厚さに形成されている。単結晶シリコ
ン基板43には、素子分離溝44a,44b,…が形成されてい
る。フィールド領域及び素子分離溝44a、44b,…内面に
は、酸化膜45が形成されている。酸化膜45が形成された
素子分離溝44a,44b,…内には、多結晶シリコン46が埋め
込まれている。多結晶シリコン46が埋め込まれた素子分
離溝44a,44b,…上には、薄いキャップ酸化膜47が形成さ
れている。
板としたものである。即ち、単結晶シリコン基板41上に
は酸化膜42が形成されている。また、酸化膜42上には単
結晶シリコン基板43が形成されている。単結晶シリコン
基板43は、基板41との接着後に十分に薄く研磨され、例
えば５μｍ程度の厚さに形成されている。単結晶シリコ
ン基板43には、素子分離溝44a,44b,…が形成されてい
る。フィールド領域及び素子分離溝44a、44b,…内面に
は、酸化膜45が形成されている。酸化膜45が形成された
素子分離溝44a,44b,…内には、多結晶シリコン46が埋め
込まれている。多結晶シリコン46が埋め込まれた素子分
離溝44a,44b,…上には、薄いキャップ酸化膜47が形成さ
れている。
なお、隣接する素子分離溝44a,44b,…間の間隔WTTは、
少なくとも３μｍ以上に離して形成されている。また、
幅が１〜２μｍの範囲で形成される素子分離溝44a、44
b,…内面には、膜厚が0.9μｍ（9000Å）以下となるよ
うな酸化膜46が形成されている。
少なくとも３μｍ以上に離して形成されている。また、
幅が１〜２μｍの範囲で形成される素子分離溝44a、44
b,…内面には、膜厚が0.9μｍ（9000Å）以下となるよ
うな酸化膜46が形成されている。
このような構成によれば、素子分離溝の上部コーナー及
び底部コーナーから発生する転位欠陥を抑制することが
できると共に、素子特性及び素子分離特性を実質的に劣
化させるとこもなくなる。
び底部コーナーから発生する転位欠陥を抑制することが
できると共に、素子特性及び素子分離特性を実質的に劣
化させるとこもなくなる。
［発明の効果］ 以上、説明したように、本発明の半導体装置およびその
製造方法によれば、次のような効果を奏する。
製造方法によれば、次のような効果を奏する。
隣接する素子分離溝の間隔WTTは、少なくとも３μｍ以
上に離して形成されている。また、フィールド領域及び
素子分離溝内面に形成される酸化膜の膜厚は、実質的に
9000Åを越えないように形成されている。このため、製
造工程中、素子分離溝の上部コーナー及び底部コーナー
から発生する転位等の欠陥は抑制され、素子特性及び素
子分離特性を実質的に劣化させることがない。
上に離して形成されている。また、フィールド領域及び
素子分離溝内面に形成される酸化膜の膜厚は、実質的に
9000Åを越えないように形成されている。このため、製
造工程中、素子分離溝の上部コーナー及び底部コーナー
から発生する転位等の欠陥は抑制され、素子特性及び素
子分離特性を実質的に劣化させることがない。
第１図は本発明の一実施例に係わる半導体装置を説明す
るための斜視図、第２図は本発明の一実施例に係わる半
導体装置の製造方法を説明するための断面図、第３図は
本発明を完成するにあたり行った試行結果を示す特性
図、第４図は本発明の他の実施例に係わる半導体装置を
説明するための断面図、第５図及び第６図はそれぞれ従
来の半導体装置の問題点を説明するための断面図であ
る。 11……Ｐ型単結晶シリコン基板11、12…N+型埋め込み
層、13……Ｎ型エピタキシャル層、14a,14b……素子領
域、15a,15b……素子分離溝、16……P+型不純物領域、1
7……酸化膜、18……多結晶シリコン、19……薄いキャ
ップ酸化膜、20……N+型コレクタ取り出し領域、21……
Ｐ型ベース領域、22……N+型エミッタ領域。
るための斜視図、第２図は本発明の一実施例に係わる半
導体装置の製造方法を説明するための断面図、第３図は
本発明を完成するにあたり行った試行結果を示す特性
図、第４図は本発明の他の実施例に係わる半導体装置を
説明するための断面図、第５図及び第６図はそれぞれ従
来の半導体装置の問題点を説明するための断面図であ
る。 11……Ｐ型単結晶シリコン基板11、12…N+型埋め込み
層、13……Ｎ型エピタキシャル層、14a,14b……素子領
域、15a,15b……素子分離溝、16……P+型不純物領域、1
7……酸化膜、18……多結晶シリコン、19……薄いキャ
ップ酸化膜、20……N+型コレクタ取り出し領域、21……
Ｐ型ベース領域、22……N+型エミッタ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 幸一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭61−61432（ＪＰ，Ａ) 特開 昭62−95845（ＪＰ，Ａ)
Claims (3)
- 【請求項１】一つの素子領域を溝で取り囲むことによっ
て、これに隣接する他の素子領域との電気的な分離を行
う半導体装置において、前記一つの素子領域を取り囲む
溝と前記他の素子領域を取り囲む溝との間隔は、少なく
とも３μｍを越えることを特徴とする半導体装置。 - 【請求項２】前記一つ及び他の素子領域を取り囲むそれ
ぞれの溝内には、厚さが9000Åを越えないような酸化膜
が形成されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】溝による素子分離方法であって、半導体基
板に、一つの素子領域を取り囲み、かつ、隣接する他の
素子領域を取り囲む溝との間隔が３μｍを越えるように
して溝を形成する工程と、前記一つ及び他の素子領域を
取り囲むそれぞれの溝内に、厚さが9000Åを越えないよ
うな第１の酸化膜を形成する工程と、前記第１の酸化膜
が形成された溝内に多結晶シリコンを埋め込む工程と、
前記多結晶シリコンが埋め込まれたそれぞれの溝上に第
２の酸化膜を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030584A JPH0736419B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置及びその製造方法 |
| US07/651,988 US5111272A (en) | 1990-02-09 | 1991-02-07 | Semiconductor device having element regions electrically isolated from each other |
| EP91101759A EP0451454B1 (en) | 1990-02-09 | 1991-02-08 | Process of fabrication of a semiconductor device having element regions being electrically isolated from each other |
| DE69133009T DE69133009T2 (de) | 1990-02-09 | 1991-02-08 | Verfahren zur Herstellung einer Halbleiteranordnung mit elektrisch isolierten Komponenten |
| KR1019910002124A KR940003217B1 (ko) | 1990-02-09 | 1991-02-08 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030584A JPH0736419B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03234042A JPH03234042A (ja) | 1991-10-18 |
| JPH0736419B2 true JPH0736419B2 (ja) | 1995-04-19 |
Family
ID=12307908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030584A Expired - Lifetime JPH0736419B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0451454B1 (ja) |
| JP (1) | JPH0736419B2 (ja) |
| KR (1) | KR940003217B1 (ja) |
| DE (1) | DE69133009T2 (ja) |
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|---|---|---|---|---|
| JPH04107949A (ja) * | 1990-08-28 | 1992-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP0608999B1 (en) * | 1993-01-29 | 1997-03-26 | National Semiconductor Corporation | Bipolar transistors and methods for fabrication thereof |
| JP3031137B2 (ja) * | 1993-10-15 | 2000-04-10 | 株式会社デンソー | 絶縁物分離半導体装置 |
| JP2773611B2 (ja) * | 1993-11-17 | 1998-07-09 | 株式会社デンソー | 絶縁物分離半導体装置 |
| US5693971A (en) * | 1994-07-14 | 1997-12-02 | Micron Technology, Inc. | Combined trench and field isolation structure for semiconductor devices |
| JP3781452B2 (ja) * | 1995-03-30 | 2006-05-31 | 株式会社東芝 | 誘電体分離半導体装置およびその製造方法 |
| FR2761810A1 (fr) * | 1997-02-28 | 1998-10-09 | Int Rectifier Corp | Dispositif a semi-conducteur et son procede de fabrication |
| EP1220312A1 (en) | 2000-12-29 | 2002-07-03 | STMicroelectronics S.r.l. | Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well |
| JP4657614B2 (ja) * | 2004-03-09 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP7038518B2 (ja) * | 2017-10-11 | 2022-03-18 | ローム株式会社 | 半導体装置 |
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|---|---|---|---|---|
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4799099A (en) * | 1986-01-30 | 1989-01-17 | Texas Instruments Incorporated | Bipolar transistor in isolation well with angled corners |
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| JP2839651B2 (ja) * | 1989-06-14 | 1998-12-16 | 株式会社東芝 | 半導体装置の製造方法及びその半導体装置 |
-
1990
- 1990-02-09 JP JP2030584A patent/JPH0736419B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-07 US US07/651,988 patent/US5111272A/en not_active Expired - Lifetime
- 1991-02-08 DE DE69133009T patent/DE69133009T2/de not_active Expired - Fee Related
- 1991-02-08 EP EP91101759A patent/EP0451454B1/en not_active Expired - Lifetime
- 1991-02-08 KR KR1019910002124A patent/KR940003217B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR940003217B1 (ko) | 1994-04-16 |
| DE69133009D1 (de) | 2002-06-20 |
| KR910016061A (ko) | 1991-09-30 |
| EP0451454A2 (en) | 1991-10-16 |
| EP0451454A3 (en) | 1994-08-24 |
| JPH03234042A (ja) | 1991-10-18 |
| EP0451454B1 (en) | 2002-05-15 |
| US5111272A (en) | 1992-05-05 |
| DE69133009T2 (de) | 2002-11-07 |
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