JPH07142503A - 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタ - Google Patents
絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタInfo
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- JPH07142503A JPH07142503A JP28651593A JP28651593A JPH07142503A JP H07142503 A JPH07142503 A JP H07142503A JP 28651593 A JP28651593 A JP 28651593A JP 28651593 A JP28651593 A JP 28651593A JP H07142503 A JPH07142503 A JP H07142503A
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Abstract
(57)【要約】
【目的】歩留り低下を惹起することなく、電流増幅率の
向上が可能な絶縁物分離ラテラルバイポーラトランジス
タの製造方法及びラテラルｐｎｐバイポーラトランジス
タを提供する。 【構成】本発明の製造方法は、底面及び側面が絶縁物分
離された島状ベース領域１００にＰ型深拡散コレクタ領
域７０を形成するために、島状ベース領域１００の側面
を絶縁物分離するために掘られたトレンチ（縦溝）Ｔの
側面から、Ｐ型不純物（例えばボロン）を拡散させる。
本発明のトランジスタは、Ｐ+ コレクタ領域の直下に形
成されたトレンチに充填されたポリシリコン溝埋め領域
と、トレンチからの拡散によりトレンチの周囲かつ前記
Ｐ+ コレクタ領域直下に形成されたＰ型深拡散コレクタ
領域とを備える。
向上が可能な絶縁物分離ラテラルバイポーラトランジス
タの製造方法及びラテラルｐｎｐバイポーラトランジス
タを提供する。 【構成】本発明の製造方法は、底面及び側面が絶縁物分
離された島状ベース領域１００にＰ型深拡散コレクタ領
域７０を形成するために、島状ベース領域１００の側面
を絶縁物分離するために掘られたトレンチ（縦溝）Ｔの
側面から、Ｐ型不純物（例えばボロン）を拡散させる。
本発明のトランジスタは、Ｐ+ コレクタ領域の直下に形
成されたトレンチに充填されたポリシリコン溝埋め領域
と、トレンチからの拡散によりトレンチの周囲かつ前記
Ｐ+ コレクタ領域直下に形成されたＰ型深拡散コレクタ
領域とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、ラテラルバイポーラト
ランジスタを集積した半導体装置の製造に関し、特に各
半導体能動領域の底面及び側面が絶縁分離された絶縁物
分離半導体装置に関する。
ランジスタを集積した半導体装置の製造に関し、特に各
半導体能動領域の底面及び側面が絶縁分離された絶縁物
分離半導体装置に関する。
【０００２】
【従来の技術】従来の絶縁分離半導体装置にラテラルバ
イポーラトランジスタを集積した一例を図１３に示す。
半導体基板１表面上に内部絶縁膜２１を介して形成され
るとともに側面が絶縁物隔壁８により分離されるＮ型の
島状領域１００と、島状半導体領域１００の表面部に形
成されるＰ+ エミッタ領域６、Ｐ+ コレクタ領域７と、
島状半導体領域１００の表面部に形成されるＮ+ 表面ベ
ース領域４０とを備え、エミッタ領域６及びコレクタ領
域７は同一ドープ工程にて形成されている。
イポーラトランジスタを集積した一例を図１３に示す。
半導体基板１表面上に内部絶縁膜２１を介して形成され
るとともに側面が絶縁物隔壁８により分離されるＮ型の
島状領域１００と、島状半導体領域１００の表面部に形
成されるＰ+ エミッタ領域６、Ｐ+ コレクタ領域７と、
島状半導体領域１００の表面部に形成されるＮ+ 表面ベ
ース領域４０とを備え、エミッタ領域６及びコレクタ領
域７は同一ドープ工程にて形成されている。
【０００３】
【発明が解決しようとする課題】上記した従来のラテラ
ルｐｎｐバイポーラトランジスタは、工程増加なしにｎ
ｐｎプレーナバイポ−ラトランジスタとともに絶縁物分
離半導体装置に集積でき、コンプリメンタリバイポーラ
集積回路を構成できる利点を有する。しかし、このラテ
ラルｐｎｐバイポーラトランジスタは通常の接合分離型
半導体装置におけるラテラルｐｎｐバイポーラトランジ
スタと同じく、電流増幅率が小さいという問題を有して
いる。
ルｐｎｐバイポーラトランジスタは、工程増加なしにｎ
ｐｎプレーナバイポ−ラトランジスタとともに絶縁物分
離半導体装置に集積でき、コンプリメンタリバイポーラ
集積回路を構成できる利点を有する。しかし、このラテ
ラルｐｎｐバイポーラトランジスタは通常の接合分離型
半導体装置におけるラテラルｐｎｐバイポーラトランジ
スタと同じく、電流増幅率が小さいという問題を有して
いる。
【０００４】エミッタ領域６とコレクタ領域７との間の
有効ベース幅を短縮すれば電流増幅率の向上を図ること
ができるが、製造プロセス上の限界及び耐圧低下の問題
が生じる。本発明は上記した問題に鑑みなされたもので
あり、歩留り及び耐圧低下を惹起することなく、高電流
域まで電流増幅率の向上が可能な絶縁物分離ラテラルバ
イポーラトランジスタの製造方法及びラテラルｐｎｐバ
イポーラトランジスタを提供することを、その目的とし
ている。
有効ベース幅を短縮すれば電流増幅率の向上を図ること
ができるが、製造プロセス上の限界及び耐圧低下の問題
が生じる。本発明は上記した問題に鑑みなされたもので
あり、歩留り及び耐圧低下を惹起することなく、高電流
域まで電流増幅率の向上が可能な絶縁物分離ラテラルバ
イポーラトランジスタの製造方法及びラテラルｐｎｐバ
イポーラトランジスタを提供することを、その目的とし
ている。
【０００５】
【課題を解決するための手段】本発明の絶縁物分離ラテ
ラルバイポーラトランジスタの製造方法は、半導体基板
上に内部絶縁膜を介してＮ型半導体層を形成し、前記Ｎ
型半導体層の表面から前記内部絶縁膜に達するトレンチ
にて前記Ｎ型半導体層を島状に分離して島状ベース領域
を形成し、前記トレンチに露出する前記島状ベース領域
の側面から前記島状ベース領域内へＰ型不純物を拡散さ
せてＰ型深拡散コレクタ領域を形成し、前記トレンチに
絶縁物隔壁を形成し、前記島状ベース領域の表面部に前
記Ｐ型深拡散コレクタ領域から所定距離離れてＰ+ エミ
ッタ領域及びＮ+ 表面ベース領域を形成することを特徴
としている。
ラルバイポーラトランジスタの製造方法は、半導体基板
上に内部絶縁膜を介してＮ型半導体層を形成し、前記Ｎ
型半導体層の表面から前記内部絶縁膜に達するトレンチ
にて前記Ｎ型半導体層を島状に分離して島状ベース領域
を形成し、前記トレンチに露出する前記島状ベース領域
の側面から前記島状ベース領域内へＰ型不純物を拡散さ
せてＰ型深拡散コレクタ領域を形成し、前記トレンチに
絶縁物隔壁を形成し、前記島状ベース領域の表面部に前
記Ｐ型深拡散コレクタ領域から所定距離離れてＰ+ エミ
ッタ領域及びＮ+ 表面ベース領域を形成することを特徴
としている。
【０００６】本発明のラテラルｐｎｐバイポーラトラン
ジスタは、半導体基板上に形成されたＮ- 層と、前記Ｎ
- 層の表面に互いに離れて形成されたＮ+ 表面ベース領
域、Ｐ+ エミッタ領域及びＰ+ コレクタ領域とを備える
ラテラルｐｎｐバイポーラトランジスタにおいて、前記
Ｐ+ コレクタ領域の直下に形成されたトレンチに充填さ
れたポリシリコン溝埋め領域と、前記トレンチからの拡
散により前記トレンチの周囲かつ前記Ｐ+コレクタ領域
直下に形成されたＰ型深拡散コレクタ領域とを備えるこ
とを特徴としている。
ジスタは、半導体基板上に形成されたＮ- 層と、前記Ｎ
- 層の表面に互いに離れて形成されたＮ+ 表面ベース領
域、Ｐ+ エミッタ領域及びＰ+ コレクタ領域とを備える
ラテラルｐｎｐバイポーラトランジスタにおいて、前記
Ｐ+ コレクタ領域の直下に形成されたトレンチに充填さ
れたポリシリコン溝埋め領域と、前記トレンチからの拡
散により前記トレンチの周囲かつ前記Ｐ+コレクタ領域
直下に形成されたＰ型深拡散コレクタ領域とを備えるこ
とを特徴としている。
【０００７】
【作用及び発明の効果】本発明の絶縁物分離ラテラルバ
イポーラトランジスタの製造方法は、底面及び側面が絶
縁物分離された島状ベース領域にラテラルｐｎｐバイポ
ーラトランジスタのコレクタ領域を形成するために、島
状ベース領域の側面を絶縁物分離するために掘られたト
レンチ（縦溝）の側面から、Ｐ型不純物（例えばボロ
ン）を拡散させる。
イポーラトランジスタの製造方法は、底面及び側面が絶
縁物分離された島状ベース領域にラテラルｐｎｐバイポ
ーラトランジスタのコレクタ領域を形成するために、島
状ベース領域の側面を絶縁物分離するために掘られたト
レンチ（縦溝）の側面から、Ｐ型不純物（例えばボロ
ン）を拡散させる。
【０００８】このようにすれば、マスク枚数を増加させ
る必要なく、しかも単純な拡散プロセスを追加するだけ
で深いコレクタ領域（Ｐ型深拡散コレクタ領域と呼ぶ）
を形成することができる。この結果、Ｐ+ エミッタ領域
に対向するコレクタ面積が増加するので高電流域まで電
流増幅率が向上し、動作速度も向上する。
る必要なく、しかも単純な拡散プロセスを追加するだけ
で深いコレクタ領域（Ｐ型深拡散コレクタ領域と呼ぶ）
を形成することができる。この結果、Ｐ+ エミッタ領域
に対向するコレクタ面積が増加するので高電流域まで電
流増幅率が向上し、動作速度も向上する。
【０００９】また、このようなプロセスにより形成され
たＰ型深拡散コレクタ領域は、上方からのイオン注入、
ドライブインにより形成する場合に比べて水平幅を狭く
形成して集積度を向上することができ、しかもベース領
域とのＰＮ接合界面は正確に垂直に形成できるので実効
ベース幅を上記イオン注入、ドライブインにより形成す
る場合に比べて短縮することができる。
たＰ型深拡散コレクタ領域は、上方からのイオン注入、
ドライブインにより形成する場合に比べて水平幅を狭く
形成して集積度を向上することができ、しかもベース領
域とのＰＮ接合界面は正確に垂直に形成できるので実効
ベース幅を上記イオン注入、ドライブインにより形成す
る場合に比べて短縮することができる。
【００１０】本発明のラテラルｐｎｐバイポーラトラン
ジスタは、Ｐ+ コレクタ領域の直下に形成されたトレン
チに充填されたポリシリコン溝埋め領域と、トレンチか
らの拡散によりトレンチの周囲かつ前記Ｐ+ コレクタ領
域直下に形成されたＰ型深拡散コレクタ領域とを備え
る。したがって、Ｐ+ エミッタ領域からでたホールがコ
レクタに到達する確率が改善され、電流増幅率が向上す
る。
ジスタは、Ｐ+ コレクタ領域の直下に形成されたトレン
チに充填されたポリシリコン溝埋め領域と、トレンチか
らの拡散によりトレンチの周囲かつ前記Ｐ+ コレクタ領
域直下に形成されたＰ型深拡散コレクタ領域とを備え
る。したがって、Ｐ+ エミッタ領域からでたホールがコ
レクタに到達する確率が改善され、電流増幅率が向上す
る。
【００１１】
【実施例】以下、本発明の絶縁物分離ラテラルｐｎｐバ
イポーラトランジスタの製造方法の一実施例を図１〜図
５に示す。図５に示すこのバイポーラトランジスタは、
車両用として用いられる絶縁物分離ラテラルｐｎｐバイ
ポーラトランジスタであって、１はＰ- シリコン基板
（半導体基板）、３はＮ+ 埋め込み領域、４はＮ- 領
域、５はＮ+ 表面ベース領域、６はＰ+ エミッタ領域、
７はＰ+ コレクタ領域、９はポリシリコン溝埋め領域、
２１はシリコン酸化膜（内部絶縁膜）、２２は島状半導
体領域１００を分離する絶縁物隔壁、２３はＬＯＣＯＳ
酸化膜（フィールド絶縁膜）、２４はその上に形成され
たシリコン酸化膜、５１はベース電極、６１はエミッタ
電極、７０はＰ型深拡散コレクタ領域、７１はコレクタ
電極である。
イポーラトランジスタの製造方法の一実施例を図１〜図
５に示す。図５に示すこのバイポーラトランジスタは、
車両用として用いられる絶縁物分離ラテラルｐｎｐバイ
ポーラトランジスタであって、１はＰ- シリコン基板
（半導体基板）、３はＮ+ 埋め込み領域、４はＮ- 領
域、５はＮ+ 表面ベース領域、６はＰ+ エミッタ領域、
７はＰ+ コレクタ領域、９はポリシリコン溝埋め領域、
２１はシリコン酸化膜（内部絶縁膜）、２２は島状半導
体領域１００を分離する絶縁物隔壁、２３はＬＯＣＯＳ
酸化膜（フィールド絶縁膜）、２４はその上に形成され
たシリコン酸化膜、５１はベース電極、６１はエミッタ
電極、７０はＰ型深拡散コレクタ領域、７１はコレクタ
電極である。
【００１２】島状半導体領域１００は、シリコン酸化膜
からなる絶縁物隔壁２２により全周側面を区画されてお
り、この島状半導体領域１００に上記ＰＮＰラテラルバ
イポーラトランジスタが形成されている。なお不図示の
他の島状半導体領域にはＮＭＯＳトランジスタや縦型Ｎ
ＰＮトランジスタが形成されている。なお、配線、層間
絶縁膜、パッシベーション膜等の図示は省略している。
からなる絶縁物隔壁２２により全周側面を区画されてお
り、この島状半導体領域１００に上記ＰＮＰラテラルバ
イポーラトランジスタが形成されている。なお不図示の
他の島状半導体領域にはＮＭＯＳトランジスタや縦型Ｎ
ＰＮトランジスタが形成されている。なお、配線、層間
絶縁膜、パッシベーション膜等の図示は省略している。
【００１３】以下、上記装置の製造工程を図１から図５
を参照して詳述する。まず図１に示すように、１×１０
20原子／ｃｍ3 のＮ+ 拡散層３を形成した比抵抗３〜５
Ω・ｃｍのＮ- 型（１００）単結晶シリコン基板を用意
する。またＰ - 基板１の表面に熱酸化シリコン酸化膜２
１を１．０μｍの厚さに形成した。これらＰ- シリコン
基板１及びシリコン基板４をＨ2 ０2 −Ｈ2 ＳＯ4 混合
液中で加熱し、親水性処理を行い、室温でこれら基板
４、１を合わせ、摂氏１１００度で２時間Ｎ2 雰囲気で
熱処理し、シリコン酸化膜２１を挟んで接合させた。
を参照して詳述する。まず図１に示すように、１×１０
20原子／ｃｍ3 のＮ+ 拡散層３を形成した比抵抗３〜５
Ω・ｃｍのＮ- 型（１００）単結晶シリコン基板を用意
する。またＰ - 基板１の表面に熱酸化シリコン酸化膜２
１を１．０μｍの厚さに形成した。これらＰ- シリコン
基板１及びシリコン基板４をＨ2 ０2 −Ｈ2 ＳＯ4 混合
液中で加熱し、親水性処理を行い、室温でこれら基板
４、１を合わせ、摂氏１１００度で２時間Ｎ2 雰囲気で
熱処理し、シリコン酸化膜２１を挟んで接合させた。
【００１４】つづいて、所定の厚さに上記Ｎ- 基板を鏡
面研磨してＳＯＩ基板を作製し、このＳＯＩ基板の表面
にストッパ用の酸化膜４ａを形成し、通常のホトリソ工
程により所定のマスクパタンを形成し、ドライエッチン
グによりシリコン酸化膜２１に達するトレンチＴを形成
した。このトレンチにより互いに空間分離された各島状
半導体領域１００が互いに分離して形成される。
面研磨してＳＯＩ基板を作製し、このＳＯＩ基板の表面
にストッパ用の酸化膜４ａを形成し、通常のホトリソ工
程により所定のマスクパタンを形成し、ドライエッチン
グによりシリコン酸化膜２１に達するトレンチＴを形成
した。このトレンチにより互いに空間分離された各島状
半導体領域１００が互いに分離して形成される。
【００１５】つづいて図２に示すように、酸化膜４ａを
マスクとしてトレンチＴの側面からボロンを拡散して１
×１０17〜１０18原子／ｃｍ3 のＰ型深拡散コレクタ領
域７０を約１〜２μｍの深さ（横方向）に形成した。次
に、図３に示すように、酸化膜４ａを除去し、新たに酸
化プロセスを行い、島状半導体領域１００の上面及び側
面にシリコン酸化膜を０．５〜１μｍ形成する。トレン
チＴの側面に形成された上記シリコン酸化膜は本発明で
いう絶縁物隔壁８となる。
マスクとしてトレンチＴの側面からボロンを拡散して１
×１０17〜１０18原子／ｃｍ3 のＰ型深拡散コレクタ領
域７０を約１〜２μｍの深さ（横方向）に形成した。次
に、図３に示すように、酸化膜４ａを除去し、新たに酸
化プロセスを行い、島状半導体領域１００の上面及び側
面にシリコン酸化膜を０．５〜１μｍ形成する。トレン
チＴの側面に形成された上記シリコン酸化膜は本発明で
いう絶縁物隔壁８となる。
【００１６】つづいて、ポリシリコンのデポジションを
実施し、トレンチ領域Ｔに埋設する。次に、島状半導体
領域１００の表面に達するまで研磨して表面を平滑にす
る。これにより、トレンチＴ内にポリシリコン溝埋め領
域９が形成される。次に図４に示すように、所定パター
ンの開口を有するＬＯＣＯＳ酸化膜２３を形成する。
実施し、トレンチ領域Ｔに埋設する。次に、島状半導体
領域１００の表面に達するまで研磨して表面を平滑にす
る。これにより、トレンチＴ内にポリシリコン溝埋め領
域９が形成される。次に図４に示すように、所定パター
ンの開口を有するＬＯＣＯＳ酸化膜２３を形成する。
【００１７】上記ＬＯＣＯＳ工程は良く知られているが
説明しておくと、まず、パッド用シリコン酸化膜を形成
し、その上にＳｉ3 Ｎ4 膜を形成し、Ｓｉ3 Ｎ4 膜をパ
ターニングし、ＬＯＣＯＳ酸化を１０５０℃、ウエット
ＨＣｌ雰囲気で約５時間実施して厚さ約１μｍのフィー
ルド絶縁膜２３を形成し、Ｓｉ3 Ｎ4 膜及びパッド用シ
リコン酸化膜を除去する。
説明しておくと、まず、パッド用シリコン酸化膜を形成
し、その上にＳｉ3 Ｎ4 膜を形成し、Ｓｉ3 Ｎ4 膜をパ
ターニングし、ＬＯＣＯＳ酸化を１０５０℃、ウエット
ＨＣｌ雰囲気で約５時間実施して厚さ約１μｍのフィー
ルド絶縁膜２３を形成し、Ｓｉ3 Ｎ4 膜及びパッド用シ
リコン酸化膜を除去する。
【００１８】次に、上記開口の内の不必要な開口をレジ
ストにてマスキングしつつイオン注入することにより、
３×１０18原子／ｃｍ3 のＰ+ エミッタ領域６及びＰ+
コレクタ領域７を形成し、同様に１×１０20原子／ｃｍ
3 のＮ+ 表面ベース領域５を形成する。なお、Ｐ+ コレ
クタ領域７の少なくとも一部はＰ型深拡散コレクタ領域
７０とオーバラップして電気接続がなされる。
ストにてマスキングしつつイオン注入することにより、
３×１０18原子／ｃｍ3 のＰ+ エミッタ領域６及びＰ+
コレクタ領域７を形成し、同様に１×１０20原子／ｃｍ
3 のＮ+ 表面ベース領域５を形成する。なお、Ｐ+ コレ
クタ領域７の少なくとも一部はＰ型深拡散コレクタ領域
７０とオーバラップして電気接続がなされる。
【００１９】次に、図５に示すように、保護用のシリコ
ン酸化膜２４をＣＶＤ法により堆積し、それを選択エッ
チ（パターニング）してコンタクト用開口を開け、次に
厚さ約１．５μｍのアルミニウム膜を例えば真空蒸着に
より形成し、パターニングして、Ｐ+ エミッタ領域６上
の開口にエミッタ電極６１を配設し、Ｐ+ コレクタ領域
７上の開口にコレクタ電極７１を配設し、Ｎ+ 表面ベー
ス領域５上の開口にベース電極５１を配設する。次に、
これら電極の上に保護絶縁膜（図示せず）を配設し、こ
の保護絶縁膜を選択開口して、各電極にコンタクトを取
り、この実施例における主要な工程を完了する。
ン酸化膜２４をＣＶＤ法により堆積し、それを選択エッ
チ（パターニング）してコンタクト用開口を開け、次に
厚さ約１．５μｍのアルミニウム膜を例えば真空蒸着に
より形成し、パターニングして、Ｐ+ エミッタ領域６上
の開口にエミッタ電極６１を配設し、Ｐ+ コレクタ領域
７上の開口にコレクタ電極７１を配設し、Ｎ+ 表面ベー
ス領域５上の開口にベース電極５１を配設する。次に、
これら電極の上に保護絶縁膜（図示せず）を配設し、こ
の保護絶縁膜を選択開口して、各電極にコンタクトを取
り、この実施例における主要な工程を完了する。
【００２０】図６にこのラテラルｐｎｐバイポーラトラ
ンジスタの模式平面図の一例を示す。各島状半導体領域
１００は、絶縁物隔壁２２、ポリシリコン溝埋め領域
９、絶縁物隔壁２２を介して、Ｎ- 単結晶シリコンから
なる海状領域２００の中に規則的に配列されている。こ
の海状領域２００は各島状半導体領域１００における結
晶欠陥を低減するために形成されるが、この実施例では
トレンチＴよりのボロンドープにより側面がＰ型化して
いる。
ンジスタの模式平面図の一例を示す。各島状半導体領域
１００は、絶縁物隔壁２２、ポリシリコン溝埋め領域
９、絶縁物隔壁２２を介して、Ｎ- 単結晶シリコンから
なる海状領域２００の中に規則的に配列されている。こ
の海状領域２００は各島状半導体領域１００における結
晶欠陥を低減するために形成されるが、この実施例では
トレンチＴよりのボロンドープにより側面がＰ型化して
いる。
【００２１】もちろん公知の各種手段を用いて、この海
状領域２００の側面へのボロンドープを阻止することも
でき、このようにすれば、結晶欠陥を低減することがで
きる。 （変形態様１）図７及び図８に変形態様を示す。
状領域２００の側面へのボロンドープを阻止することも
でき、このようにすれば、結晶欠陥を低減することがで
きる。 （変形態様１）図７及び図８に変形態様を示す。
【００２２】図７では、Ｐ+ エミッタ領域６をＮ+ 表面
ベ−ス領域５が囲み、Ｎ+ 表面ベ−ス領域５をＰ+ コレ
クタ領域７及びＰ型深拡散コレクタ領域７０が囲んでい
る。 （変形態様１）図８及び図９に変形態様を示す。図８で
は、Ｎ+ 表面ベース領域５を挟んで互いに平行にＰ+ エ
ミッタ領域６及びＰ+ コレクタ領域７が形成され、Ｐ+
コレクタ領域７の下にＰ型深拡散コレクタ領域７０を形
成すると同時にＰ+ エミッタ領域６の下にＰ型深拡散エ
ミッタ領域６０を形成する。
ベ−ス領域５が囲み、Ｎ+ 表面ベ−ス領域５をＰ+ コレ
クタ領域７及びＰ型深拡散コレクタ領域７０が囲んでい
る。 （変形態様１）図８及び図９に変形態様を示す。図８で
は、Ｎ+ 表面ベース領域５を挟んで互いに平行にＰ+ エ
ミッタ領域６及びＰ+ コレクタ領域７が形成され、Ｐ+
コレクタ領域７の下にＰ型深拡散コレクタ領域７０を形
成すると同時にＰ+ エミッタ領域６の下にＰ型深拡散エ
ミッタ領域６０を形成する。
【００２３】この場合、実施例１のように単に島状半導
体領域１００の全周側面からボロンドープすれば、Ｐ型
深拡散コレクタ領域７０とＰ型深拡散エミッタ領域６０
とが連続してしまうので、以下のようにして製造する。
すなわち、まずトレンチＴを形成し、それをポリシリコ
ンで溝埋めし、次に再度、トレンチして溝埋めしたポリ
シリコンの一部を異方向性ドライエッチングにて選択除
去し、２箇所のトレンチを形成する。次に、これら２箇
所のトレンチからボロンを拡散してＰ型深拡散コレクタ
領域７０とＰ型深拡散エミッタ領域６０とを個別に形成
する。次に溝埋めしたポリシリコンを再度除去する。
体領域１００の全周側面からボロンドープすれば、Ｐ型
深拡散コレクタ領域７０とＰ型深拡散エミッタ領域６０
とが連続してしまうので、以下のようにして製造する。
すなわち、まずトレンチＴを形成し、それをポリシリコ
ンで溝埋めし、次に再度、トレンチして溝埋めしたポリ
シリコンの一部を異方向性ドライエッチングにて選択除
去し、２箇所のトレンチを形成する。次に、これら２箇
所のトレンチからボロンを拡散してＰ型深拡散コレクタ
領域７０とＰ型深拡散エミッタ領域６０とを個別に形成
する。次に溝埋めしたポリシリコンを再度除去する。
【００２４】次に、再び露出したトレンチＴの表面にシ
リコン酸化膜を形成し、ポリシリコン溝埋め領域９を埋
設し、以下、実施例１と同様の工程を行う。もちろん、
他の製造プロセスで、このトレンチＴの所定の一部にだ
け隣接して領域７０又は６０を形成してもよい。図９は
図８で説明したトレンチＴの所定の一部に隣接してＰ型
深拡散コレクタ領域７０を形成する技術を、実施例１の
構造に応用したものである。
リコン酸化膜を形成し、ポリシリコン溝埋め領域９を埋
設し、以下、実施例１と同様の工程を行う。もちろん、
他の製造プロセスで、このトレンチＴの所定の一部にだ
け隣接して領域７０又は６０を形成してもよい。図９は
図８で説明したトレンチＴの所定の一部に隣接してＰ型
深拡散コレクタ領域７０を形成する技術を、実施例１の
構造に応用したものである。
【００２５】以上説明したように、本実施例の絶縁物分
離ラテラルｐｎｐバイポーラトランジスタは、単にボロ
ン拡散プロセスを追加するだけでＰ型深拡散コレクタ領
域７１を形成することにより、高電圧域まで優れた電流
増幅率を実現することができた。 （実施例２）本発明のラテラルｐｎｐバイポーラトラン
ジスタの一実施例を図１０〜図１２を参照して説明す
る。
離ラテラルｐｎｐバイポーラトランジスタは、単にボロ
ン拡散プロセスを追加するだけでＰ型深拡散コレクタ領
域７１を形成することにより、高電圧域まで優れた電流
増幅率を実現することができた。 （実施例２）本発明のラテラルｐｎｐバイポーラトラン
ジスタの一実施例を図１０〜図１２を参照して説明す
る。
【００２６】この実施例は、実施例１におけるトレンチ
Ｔ形成工程（図１）を実施する前に、図１１に示すよう
に点状のシャロウトレンチＴｓ１及びそれを囲む四角輪
状のシャロウトレンチＴｓ２をまず形成し、次にこのシ
ャロウトレンチＴｓ１、Ｔｓ２にボロンをドープしたポ
リシリコン９ａを埋め込む。このポリシリコン９ａを埋
め込むプロセスは実施例１におけるポリシリコン溝埋め
領域９を形成する工程と同じであるのでそれ以上の説明
を省略する。
Ｔ形成工程（図１）を実施する前に、図１１に示すよう
に点状のシャロウトレンチＴｓ１及びそれを囲む四角輪
状のシャロウトレンチＴｓ２をまず形成し、次にこのシ
ャロウトレンチＴｓ１、Ｔｓ２にボロンをドープしたポ
リシリコン９ａを埋め込む。このポリシリコン９ａを埋
め込むプロセスは実施例１におけるポリシリコン溝埋め
領域９を形成する工程と同じであるのでそれ以上の説明
を省略する。
【００２７】次に、約１１００℃で約１時間、加熱して
このボロンドープトポリシリコンからＮ- シリコン領域
４にボロンをオートドープしてＰ型深拡散エミッタ領域
６９及びＰ型深拡散コレクタ領域７９を形成する。次
に、トレンチＴを形成し、その後は実施例１と同じ工程
を実施して、図１０のラテラルｐｎｐバイポーラトラン
ジスタを形成する。ただし、図１０では、各電極は図示
省略している。またこの実施例では、トレンチＴからの
ボロンドープは実施されないことはもちろんである。
このボロンドープトポリシリコンからＮ- シリコン領域
４にボロンをオートドープしてＰ型深拡散エミッタ領域
６９及びＰ型深拡散コレクタ領域７９を形成する。次
に、トレンチＴを形成し、その後は実施例１と同じ工程
を実施して、図１０のラテラルｐｎｐバイポーラトラン
ジスタを形成する。ただし、図１０では、各電極は図示
省略している。またこの実施例では、トレンチＴからの
ボロンドープは実施されないことはもちろんである。
【００２８】図１２は各領域４、５、６、７、９、２２
の平面関係を示す模式平面図である。以上説明した本実
施例のラテラルｐｎｐバイポーラトランジスタは以下の
作用効果を有する。まず、エミッタ領域が、表面のＰ+
エミッタ領域６とその下方へ伸びるＰ型深拡散エミッタ
領域６９とからなるので、水平面積を増大することな
く、このＰ型深拡散エミッタ領域６９の有効エミッタ面
積（すなわち側面積）を格段に増加することができる。
同様に、コレクタ領域が、表面のＰ+ コレクタ領域７と
その下方へ伸びるＰ型深拡散コレクタ領域７９とからな
るので、水平面積を増大することなく、このＰ型深拡散
コレクタ領域７９の有効コレクタ面積（すなわち側面
積）を格段に増加することができる。これらの結果、ト
ランジスタの高電流域まで電流増幅率を向上することが
できる。
の平面関係を示す模式平面図である。以上説明した本実
施例のラテラルｐｎｐバイポーラトランジスタは以下の
作用効果を有する。まず、エミッタ領域が、表面のＰ+
エミッタ領域６とその下方へ伸びるＰ型深拡散エミッタ
領域６９とからなるので、水平面積を増大することな
く、このＰ型深拡散エミッタ領域６９の有効エミッタ面
積（すなわち側面積）を格段に増加することができる。
同様に、コレクタ領域が、表面のＰ+ コレクタ領域７と
その下方へ伸びるＰ型深拡散コレクタ領域７９とからな
るので、水平面積を増大することなく、このＰ型深拡散
コレクタ領域７９の有効コレクタ面積（すなわち側面
積）を格段に増加することができる。これらの結果、ト
ランジスタの高電流域まで電流増幅率を向上することが
できる。
【００２９】次に、異方性エッチングにより形成された
縦溝であるシャロウトレンチＴｓ１、Ｔｓ２からの拡散
によりＰ型深拡散エミッタ領域６９、Ｐ型深拡散コレク
タ領域７９を形成しているので、これら領域６９、７９
とＮ- ベース領域４との接合界面をほぼ垂直に形成で
き、領域６９、７９間のベース幅を狭小化して、電流増
幅率を向上することができる。これに比較して、従来の
垂直イオン注入によりエミッタ領域、コレクタ領域を深
く形成する場合、その水平形状が大型化するのみなら
ず、形成されたエミッタ領域、コレクタ領域の側面が碗
状に湾曲するので実効ベース長が増大してしまい、それ
を短縮しようとすると表面部におけるエミッタ／コレク
タ間の短絡や耐圧低下の問題が生じる。この実施例によ
ればこのような問題点を解決することができる。
縦溝であるシャロウトレンチＴｓ１、Ｔｓ２からの拡散
によりＰ型深拡散エミッタ領域６９、Ｐ型深拡散コレク
タ領域７９を形成しているので、これら領域６９、７９
とＮ- ベース領域４との接合界面をほぼ垂直に形成で
き、領域６９、７９間のベース幅を狭小化して、電流増
幅率を向上することができる。これに比較して、従来の
垂直イオン注入によりエミッタ領域、コレクタ領域を深
く形成する場合、その水平形状が大型化するのみなら
ず、形成されたエミッタ領域、コレクタ領域の側面が碗
状に湾曲するので実効ベース長が増大してしまい、それ
を短縮しようとすると表面部におけるエミッタ／コレク
タ間の短絡や耐圧低下の問題が生じる。この実施例によ
ればこのような問題点を解決することができる。
【００３０】更に、この実施例では、Ｐ型深拡散コレク
タ領域７９及びＰ型深拡散エミッタ領域６９とＮ+ 埋め
込み領域３との間にＮ- ベース領域を確保することがで
き、ベース／コレクタ間の耐圧を向上することもでき
る。なお、この実施例の変形として、Ｐ型深拡散エミッ
タ領域６９を省略することもでき、各領域５、６、７の
配置変更も当然可能である。
タ領域７９及びＰ型深拡散エミッタ領域６９とＮ+ 埋め
込み領域３との間にＮ- ベース領域を確保することがで
き、ベース／コレクタ間の耐圧を向上することもでき
る。なお、この実施例の変形として、Ｐ型深拡散エミッ
タ領域６９を省略することもでき、各領域５、６、７の
配置変更も当然可能である。
【図１】実施例１の工程を示す断面図である。
【図２】実施例１の工程を示す断面図である。
【図３】実施例１の工程を示す断面図である。
【図４】実施例１の工程を示す断面図である。
【図５】実施例１の構造を示す断面図である。
【図６】実施例１の部分平面図である。
【図７】実施例１の変形態様を示す断面図である。
【図８】実施例１の変形態様を示す断面図である。
【図９】実施例１の変形態様を示す断面図である。
【図１０】実施例２の構造を示す断面図である。
【図１１】実施例２の工程を示す断面図である。
【図１２】実施例２の部分平面図である。
【図１３】従来の絶縁物分離ラテラルｐｎｐバイポーラ
トランジスタの断面図である。
トランジスタの断面図である。
１はＮ+ シリコン基板（半導体基板）、３はＮ+ 領域、
４はＮ- 領域、５はＮ + ベ−ス領域、６はＰ+ エミッタ
領域、７はＰ+ コレクタ領域、２１はシリコン酸化膜
（内部絶縁膜）、２２は絶縁物隔壁、２３はフィールド
絶縁膜、７０、７９はＰ型深拡散コレクタ領域、Ｔはト
レンチ、９はポリシリコン溝埋め領域である。
４はＮ- 領域、５はＮ + ベ−ス領域、６はＰ+ エミッタ
領域、７はＰ+ コレクタ領域、２１はシリコン酸化膜
（内部絶縁膜）、２２は絶縁物隔壁、２３はフィールド
絶縁膜、７０、７９はＰ型深拡散コレクタ領域、Ｔはト
レンチ、９はポリシリコン溝埋め領域である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/762 (72)発明者 榊原 利夫 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 飯田 眞喜男 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (2)
- 【請求項１】半導体基板上に内部絶縁膜を介してＮ型半
導体層を形成し、 前記Ｎ型半導体層の表面から前記内部絶縁膜に達するト
レンチにて前記Ｎ型半導体層を島状に分離して島状ベー
ス領域を形成し、 前記トレンチに露出する前記島状ベース領域の側面から
前記島状ベース領域内へＰ型不純物を拡散させてＰ型深
拡散コレクタ領域を形成し、 前記トレンチに絶縁物隔壁を形成し、 前記島状ベース領域の表面部に前記Ｐ型深拡散コレクタ
領域から所定距離離れてＰ+ エミッタ領域及びＮ+ 表面
ベース領域を形成することを特徴とする絶縁物分離ラテ
ラルｐｎｐバイポーラトランジスタの製造方法。 - 【請求項２】半導体基板上に形成されたＮ- 層と、前記
Ｎ- 層の表面に互いに離れて形成されたＮ+ 表面ベース
領域、Ｐ+ エミッタ領域及びＰ+ コレクタ領域とを備え
るラテラルｐｎｐバイポーラトランジスタにおいて、 前記Ｐ+ コレクタ領域の直下に形成されたトレンチに充
填されたポリシリコン溝埋め領域と、前記トレンチから
の拡散により前記トレンチの周囲かつ前記Ｐ+コレクタ
領域直下に形成されたＰ型深拡散コレクタ領域とを備え
ることを特徴とするラテラルｐｎｐバイポーラトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28651593A JP3264401B2 (ja) | 1993-11-16 | 1993-11-16 | 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28651593A JP3264401B2 (ja) | 1993-11-16 | 1993-11-16 | 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142503A true JPH07142503A (ja) | 1995-06-02 |
| JP3264401B2 JP3264401B2 (ja) | 2002-03-11 |
Family
ID=17705413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28651593A Expired - Lifetime JP3264401B2 (ja) | 1993-11-16 | 1993-11-16 | 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264401B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429955B1 (ko) * | 2000-10-10 | 2004-05-04 | 미쓰비시덴키 가부시키가이샤 | 홈을 갖는 반도체 장치 및 그 제조 방법 |
| DE102008024188B4 (de) * | 2007-05-23 | 2014-10-16 | Infineon Technologies Ag | Herstellungsverfahren eines lateralen Bipolartransistors |
-
1993
- 1993-11-16 JP JP28651593A patent/JP3264401B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429955B1 (ko) * | 2000-10-10 | 2004-05-04 | 미쓰비시덴키 가부시키가이샤 | 홈을 갖는 반도체 장치 및 그 제조 방법 |
| DE102008024188B4 (de) * | 2007-05-23 | 2014-10-16 | Infineon Technologies Ag | Herstellungsverfahren eines lateralen Bipolartransistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3264401B2 (ja) | 2002-03-11 |
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