JPH03234042A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03234042A JPH03234042A JP2030584A JP3058490A JPH03234042A JP H03234042 A JPH03234042 A JP H03234042A JP 2030584 A JP2030584 A JP 2030584A JP 3058490 A JP3058490 A JP 3058490A JP H03234042 A JPH03234042 A JP H03234042A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置及びその製造方法に関するもので、
特に半導体集積回路と半導体集積回路を構成する素子と
の間の分離に使用されるものである。
特に半導体集積回路と半導体集積回路を構成する素子と
の間の分離に使用されるものである。
（従来の技術）
一般に、半導体集積回路では、半導体基板の主面に、相
互に電気的に分離された複数個の素子領域を設け、これ
らの素子領域に能動素子又は受動素子を形成している。
互に電気的に分離された複数個の素子領域を設け、これ
らの素子領域に能動素子又は受動素子を形成している。
このような素子領域の分離方法としては、ＰＮ接合によ
る分離方法や酸化膜による分離方法等の種々の方法が使
用されている。このうち、溝による素子分離方法を用い
て集積回路を構成した場合の従来例について以下に説明
する。
る分離方法や酸化膜による分離方法等の種々の方法が使
用されている。このうち、溝による素子分離方法を用い
て集積回路を構成した場合の従来例について以下に説明
する。
第５図は、従来の溝による素子分離に係わる半導体集積
回路の一例を示すものである。
回路の一例を示すものである。
シリコン基板ｌには、素子領域２ａ、 ２ｂ、・・・を
取り囲む溝３ａ、 ３ｂ、・・・が形成されている。フ
ィールド領域及び溝３ａ、３ｂ、・・・内面には、酸化
膜４が形成されている。酸化膜４が形成された溝３ａ、
３ｂ、・・・内には、多結晶シリコン５が埋め込まれて
いる。多結晶シリコン ５が埋め込まれた溝３ａ。
取り囲む溝３ａ、 ３ｂ、・・・が形成されている。フ
ィールド領域及び溝３ａ、３ｂ、・・・内面には、酸化
膜４が形成されている。酸化膜４が形成された溝３ａ、
３ｂ、・・・内には、多結晶シリコン５が埋め込まれて
いる。多結晶シリコン ５が埋め込まれた溝３ａ。
３ｂ、 ・・・上には、薄いキャップ酸化膜６が形成さ
れＣいる。
れＣいる。
なお、上記半導体集積回路に係わる素子分離方法は次に
示すようにして行われる。
示すようにして行われる。
ます、シリコン基板ｌに、素子領域２を囲むように溝３
ａ、 ３ｂ、・・・を異方性エツチングにより形成する
。次に、素子領域２の上面にシリコンナイトライド（Ｓ
ｉ、Ｎ４）のような非酸化性膜を形成する。この後、こ
の非酸化性膜を耐酸化マスクとして、フィールド及び溝
３２．３ｂ、・・・内面に酸化膜４を形成する。また、
酸化膜４形成後の満３ａ。
ａ、 ３ｂ、・・・を異方性エツチングにより形成する
。次に、素子領域２の上面にシリコンナイトライド（Ｓ
ｉ、Ｎ４）のような非酸化性膜を形成する。この後、こ
の非酸化性膜を耐酸化マスクとして、フィールド及び溝
３２．３ｂ、・・・内面に酸化膜４を形成する。また、
酸化膜４形成後の満３ａ。
３ｂ、・・・に多結晶シリコン５を埋め込む。さらに、
多結晶シリコン５を平坦化した後、薄いキャップ酸化膜
６を形成する。
多結晶シリコン５を平坦化した後、薄いキャップ酸化膜
６を形成する。
このような半導体集積回路では、素子の集積密度を高め
るために、溝３ａの側壁と溝３ｂの側壁との間隔Ｗ１丁
は、できる限り短くなるようにして設計されている。
るために、溝３ａの側壁と溝３ｂの側壁との間隔Ｗ１丁
は、できる限り短くなるようにして設計されている。
しかしながら、一般に、溝３ａ、 ３ｂ、・・・間の間
隔が短くなるにつれて、フィールド及び溝３ａ、 ３ｂ
。
隔が短くなるにつれて、フィールド及び溝３ａ、 ３ｂ
。
・・・内面に酸化膜４を形成するための酸化時に、熱応
力が溝３ａ、 ３ｂ、・・・のコーナーに集中すること
が知られている。具体的には、第６図に示すように、酸
化時の熱応力集中により、溝の上部コーナー ７及び底
部コーナー ８から転位欠陥９が発生する。
力が溝３ａ、 ３ｂ、・・・のコーナーに集中すること
が知られている。具体的には、第６図に示すように、酸
化時の熱応力集中により、溝の上部コーナー ７及び底
部コーナー ８から転位欠陥９が発生する。
これらの転位欠陥９は、シリコン基板に形成されるトラ
ンジスタのコレクターコレクタ間のリーク電流を増加さ
せ、又Ｉ。（コレクタ電流） ｈｐｇ（エミッタ接地
電流増幅率）特性等のトランジスタ特性を劣化させる。
ンジスタのコレクターコレクタ間のリーク電流を増加さ
せ、又Ｉ。（コレクタ電流） ｈｐｇ（エミッタ接地
電流増幅率）特性等のトランジスタ特性を劣化させる。
即ち、転位欠陥９が、ある密度で存在すると、その欠陥
を中心として再結合電流が増加し、素子特性や素子間分
離特性を劣化させるので、半導体集積回路にとって致命
的である。
を中心として再結合電流が増加し、素子特性や素子間分
離特性を劣化させるので、半導体集積回路にとって致命
的である。
（発明が解決しようとする課題）
このように、従来の半導体集積回路では、溝間の間隔が
短くなると、酸化時の熱応力集中によ−】で溝内のコー
ナーから転位欠陥が発生していた。
短くなると、酸化時の熱応力集中によ−】で溝内のコー
ナーから転位欠陥が発生していた。
このため、素子特性や素子間分離特性が劣化し、半導体
集積回路にとって致命的となる欠点があった。
集積回路にとって致命的となる欠点があった。
そこで、本発明は、素子分離溝の上部コーナー及び底部
コーナーから発生する転位欠陥を抑制することにより、
素子特性及び素子分離特性を実質的に劣化させるとこの
ない半導体装置及びその製造ｈ゛法を提供することを目
的とする。
コーナーから発生する転位欠陥を抑制することにより、
素子特性及び素子分離特性を実質的に劣化させるとこの
ない半導体装置及びその製造ｈ゛法を提供することを目
的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置は、−
の素子領域を取り囲む溝と他の素子領域を取り囲む溝と
の間隔を、少なくとも３μｍ設けることにより、前記−
の素子領域と、これに隣接する他の素子領域との電気的
な分離を行うものである。
の素子領域を取り囲む溝と他の素子領域を取り囲む溝と
の間隔を、少なくとも３μｍ設けることにより、前記−
の素子領域と、これに隣接する他の素子領域との電気的
な分離を行うものである。
また、前記−及び他の素子領域を取り囲むそれぞれの溝
内には、厚さが９０００人を越えないような酸化膜が形
成される。
内には、厚さが９０００人を越えないような酸化膜が形
成される。
本発明の半導体装置の製造方法は、まず、半導体基板に
、−の素子領域を取り囲み、かつ、隣接する他の素子領
域を取り囲む溝との間隔が３μｍを越えるように溝を形
成する。この後、前記−及び他の素子領域を取り囲むそ
れぞれの溝内に、厚さが９０００人を越えないような第
１の酸化膜を形成する。また、前記第１の酸化膜が形成
された溝内に多結晶シリコンを埋め込み、前記多結晶シ
リコンが埋め込まれたそれぞれの溝上に第２の酸化膜を
形成するものである。
、−の素子領域を取り囲み、かつ、隣接する他の素子領
域を取り囲む溝との間隔が３μｍを越えるように溝を形
成する。この後、前記−及び他の素子領域を取り囲むそ
れぞれの溝内に、厚さが９０００人を越えないような第
１の酸化膜を形成する。また、前記第１の酸化膜が形成
された溝内に多結晶シリコンを埋め込み、前記多結晶シ
リコンが埋め込まれたそれぞれの溝上に第２の酸化膜を
形成するものである。
（作用）
このような構成によれば、隣接する溝の間隔は、少なく
とも３μｍ以上に離して形成されている。また、前記溝
内面に形成される酸化膜の膜厚は、９０００人を越えな
いように形成されている。
とも３μｍ以上に離して形成されている。また、前記溝
内面に形成される酸化膜の膜厚は、９０００人を越えな
いように形成されている。
また、半導体基板に所定の要件を満たすようにして溝を
形成した後、前記溝内に厚さが９０００人を越えないよ
うな第１の酸化膜を形成している。
形成した後、前記溝内に厚さが９０００人を越えないよ
うな第１の酸化膜を形成している。
このため、製造工程中、酸化膜形成時の応力集中を緩和
することができ、素子分離溝の上部コーナー及び底部コ
ーナーから発生する転位等の欠陥を抑制することができ
る。
することができ、素子分離溝の上部コーナー及び底部コ
ーナーから発生する転位等の欠陥を抑制することができ
る。
（実施例）
以下、図面を参照しながら本発明の一実施例に係わる半
導体装置及びその製造方法について詳細に説明する。
導体装置及びその製造方法について詳細に説明する。
第１図は、本発明の一実施例に係わる半導体装置として
、素子領域にバイポーラトランジスタアレイが形成され
たものを示している。
、素子領域にバイポーラトランジスタアレイが形成され
たものを示している。
Ｐ型車結晶シリコン基板１■上には、Ｎ゛型埋込み層１
２が形成されている。Ｎ４型埋め込み層１２上には、Ｎ
型エピタキシャル層１３が形成されている。シリコン基
板１１及びＮ型エピタキシャル層１３には、素子領域１
４ａ、 １４ｂ、・・・を取り囲む素子分離溝１５ａ
、 １５ｂ、・・・が形成されている。素子分離溝１
５ａ、 １５ｂ、・・・の底部には、Ｐ＋型不純物領
域１６が形成されている。フィールド領域及び素子分離
溝１５ａ、 １５ｂ、・・・内面には、酸化膜１７が
形成されている。酸化膜１７が形成された素子分離溝１
５ａ、 １５ｂ、・・・内には、多結晶シリコン１８
が埋め込まれている。多結晶シリコン１８が埋め込まれ
た素子分離溝１５ａ、 １５ｂ、・・・上には、薄い
キャップ酸化膜１９が形成されている。また、素子領域
１４ａ。
２が形成されている。Ｎ４型埋め込み層１２上には、Ｎ
型エピタキシャル層１３が形成されている。シリコン基
板１１及びＮ型エピタキシャル層１３には、素子領域１
４ａ、 １４ｂ、・・・を取り囲む素子分離溝１５ａ
、 １５ｂ、・・・が形成されている。素子分離溝１
５ａ、 １５ｂ、・・・の底部には、Ｐ＋型不純物領
域１６が形成されている。フィールド領域及び素子分離
溝１５ａ、 １５ｂ、・・・内面には、酸化膜１７が
形成されている。酸化膜１７が形成された素子分離溝１
５ａ、 １５ｂ、・・・内には、多結晶シリコン１８
が埋め込まれている。多結晶シリコン１８が埋め込まれ
た素子分離溝１５ａ、 １５ｂ、・・・上には、薄い
キャップ酸化膜１９が形成されている。また、素子領域
１４ａ。
１４ｂ、・・・におけるＮ型エピタキシャル層１３には
、Ｎ°型コレクタ取り出し領域２０、Ｐ型ベース領域２
Ｌ及びＮ＋型エミッタ領域２２がそれぞれ形成されてい
る。
、Ｎ°型コレクタ取り出し領域２０、Ｐ型ベース領域２
Ｌ及びＮ＋型エミッタ領域２２がそれぞれ形成されてい
る。
なお、上記半導体装置において、隣接する素子分離溝１
５ａ、 １５ｂ、・・・間の間隔ＷＴ丁は、少なくと
も３μｍ以上に離して形成されている。また、幅が１〜
２μｍの範囲で形成される素子分離溝１５ａ、 １５
ｂ、−・・内面には、膜厚が０．９ｕｍ（９０００人）
以下となるような酸化膜１７が形成されている。
５ａ、 １５ｂ、・・・間の間隔ＷＴ丁は、少なくと
も３μｍ以上に離して形成されている。また、幅が１〜
２μｍの範囲で形成される素子分離溝１５ａ、 １５
ｂ、−・・内面には、膜厚が０．９ｕｍ（９０００人）
以下となるような酸化膜１７が形成されている。
このような構成によれば、素子分離溝の上部コーナー及
び底部コーナーから発生する転位欠陥を抑制することが
でき、素子特性及び素子分離特性を実質的に劣化させる
とこもなくなる。
び底部コーナーから発生する転位欠陥を抑制することが
でき、素子特性及び素子分離特性を実質的に劣化させる
とこもなくなる。
第２図（ａ）乃至（ｃ）は、本発明の一実施例に係わる
半導体装置の製造方法について示すものである。
半導体装置の製造方法について示すものである。
まず、同図（ａ）に示すように、Ｐ型基板２１ａ、 Ｎ
＋型埋め込み層２１ｂ及びＮ型エピタキシャル層２１ｃ
からなる単結晶シリコン基板２１の主表面に、ＣＶＤ法
又は熱酸化法を用いてＳｉＯ２膜２３膜形３する。また
、５ｉ０２膜２３上に、素子性ｌｌ！溝形成領域上部に
開口を有するレジストパターン２４を積層する。この後
、ＲＩＥ （反応性イオンエツチング）法を用いて単結
晶シリコン基板２１を垂直方向にエツチングし、幅が１
〜２μｍ１深さが約５μｍとなるような素子分離溝２５
ａ。
＋型埋め込み層２１ｂ及びＮ型エピタキシャル層２１ｃ
からなる単結晶シリコン基板２１の主表面に、ＣＶＤ法
又は熱酸化法を用いてＳｉＯ２膜２３膜形３する。また
、５ｉ０２膜２３上に、素子性ｌｌ！溝形成領域上部に
開口を有するレジストパターン２４を積層する。この後
、ＲＩＥ （反応性イオンエツチング）法を用いて単結
晶シリコン基板２１を垂直方向にエツチングし、幅が１
〜２μｍ１深さが約５μｍとなるような素子分離溝２５
ａ。
２５ｂ、・・・を形成する。なお、各素子分離溝２５ａ
。
。
２５ｂ、・・・は、素子領域２６ａ、 ２８ｂ、・・
・を取り囲んで形成され、かつ、他の素子分離溝との間
隔ＷＴＴが３μｍを越えるようにデバイス設計上規定し
ておく。
・を取り囲んで形成され、かつ、他の素子分離溝との間
隔ＷＴＴが３μｍを越えるようにデバイス設計上規定し
ておく。
次に、同図（ｂ）に示すように、５１０２膜２３及びレ
ジストパターン２４を除去した後、Ｈ２及び０２ガス雰
囲気中で温度約９５０℃の熱酸化を行い 厚さが約５０
０人の５ｉ０２膜２７を形成する。また、ＬＰ−ＣＶＤ
法を用いて温度約７８０℃で厚さ約１０００人のＳｉ３
Ｎ、膜２８を堆積形成する。さらに、光蝕刻法によりＳ
ｉ３Ｎ４膜２８上にレジストパターン２９を形成する。
ジストパターン２４を除去した後、Ｈ２及び０２ガス雰
囲気中で温度約９５０℃の熱酸化を行い 厚さが約５０
０人の５ｉ０２膜２７を形成する。また、ＬＰ−ＣＶＤ
法を用いて温度約７８０℃で厚さ約１０００人のＳｉ３
Ｎ、膜２８を堆積形成する。さらに、光蝕刻法によりＳ
ｉ３Ｎ４膜２８上にレジストパターン２９を形成する。
続いて、プラズマエツチングによりＳｉ３Ｎ４膜２８を
エツチングし、素子領域２６ａ。
エツチングし、素子領域２６ａ。
２６ｂ、・・・上の所定位置のみにＳｉ３Ｎ４膜（非酸
化性膜）２８を残存させる。
化性膜）２８を残存させる。
次に、同図（Ｃ）に示すように、レジストパターン２９
を除去した後、Ｓｔ、Ｎ４膜２８を耐酸化マスクとして
、温度約１０００℃でウェット酸化を行い、フィールド
領域及び素子分離溝２５ａ、２５ｂ、・・・内面に、厚
さが実質的に９０００人を越えない範囲、例えば８００
０人となるように酸化膜３０を形成する。
を除去した後、Ｓｔ、Ｎ４膜２８を耐酸化マスクとして
、温度約１０００℃でウェット酸化を行い、フィールド
領域及び素子分離溝２５ａ、２５ｂ、・・・内面に、厚
さが実質的に９０００人を越えない範囲、例えば８００
０人となるように酸化膜３０を形成する。
この後、図示しないが、周知の製造方法によって、素子
分離溝２５ａ、 ２５ｂ、・・・内に多結晶シリコン
を埋め込む。また、この多結晶シリコンを平坦化した後
、素子分離溝２５ａ、 ２５ｂ、・・・上に薄いキャ
ップ酸化膜を形成する。さらに、素子領域２８ａ、
２８ｂ、・・・にバイポーラトランジスタを形成する。
分離溝２５ａ、 ２５ｂ、・・・内に多結晶シリコン
を埋め込む。また、この多結晶シリコンを平坦化した後
、素子分離溝２５ａ、 ２５ｂ、・・・上に薄いキャ
ップ酸化膜を形成する。さらに、素子領域２８ａ、
２８ｂ、・・・にバイポーラトランジスタを形成する。
以下、本発明を完成させる過程で行った試行について、
前記第１図を参照しながら詳細に説明する。
前記第１図を参照しながら詳細に説明する。
まず、−の素子分離溝の側壁と、これに隣接する他の素
子分離溝の側壁との間隔ＷＴＴを最適化するために、前
記間隔ＷＴＴをパラメータとし、第２図に示す製造方法
によりバイポーラトランジスタアレイを同一半導体基板
上に形成する。
子分離溝の側壁との間隔ＷＴＴを最適化するために、前
記間隔ＷＴＴをパラメータとし、第２図に示す製造方法
によりバイポーラトランジスタアレイを同一半導体基板
上に形成する。
前記間隔ＷＴＴは、１．０．２，０．３．０及び４．０
μｍの４通りとする。また、フィールド酸化膜の膜厚を
約９０００人とし、素子分離溝１５ａ。
μｍの４通りとする。また、フィールド酸化膜の膜厚を
約９０００人とし、素子分離溝１５ａ。
１５ｂ、・・・と、基板表面領域に形成される非酸化性
膜との間隔ＷＴＬを約３．０μｍとする。
膜との間隔ＷＴＬを約３．０μｍとする。
評価項目としては、素子分離溝１５ａ。
１５ｂ、・・・の上部コーナー及び底部コーナーに発生
する欠陥、素子分離溝１５ａ、 １５ｂ、・・・の周
辺に加わる常温における応力、及び素子間のリーク電流
密度である。
する欠陥、素子分離溝１５ａ、 １５ｂ、・・・の周
辺に加わる常温における応力、及び素子間のリーク電流
密度である。
欠陥については、素子作成工程終了後、基板全面をエッ
チオフし、続いてライトエツチング（Ｗｒｉｇｈｔ
Ｅｔｃｈｉｎｇ）等により欠陥を選択エツチングする。
チオフし、続いてライトエツチング（Ｗｒｉｇｈｔ
Ｅｔｃｈｉｎｇ）等により欠陥を選択エツチングする。
この後、光学顕微鏡観察を行い、欠陥数を数え、かつ、
素子分離溝１５ａ１１５ｂ、・・・の長さ１ｍｍ当・り
に発生する欠陥密度として表す。また、素子分離溝１５
ａ、 １５ｂ、・・・の周辺に加わる応力については
、顕微レーザーラマン分光法で測定し、素子分離溝１５
ａ、 １５ｂ、・・・の底部に加わる最大応力を測定
値として表す。さらに、素子間のリーク電流密度につい
ては、トランジスタセルのコレクターコレクタ間のＩ−
Ｖ特性から印加電圧が１２Ｖのときの電流密度として表
す。
素子分離溝１５ａ１１５ｂ、・・・の長さ１ｍｍ当・り
に発生する欠陥密度として表す。また、素子分離溝１５
ａ、 １５ｂ、・・・の周辺に加わる応力については
、顕微レーザーラマン分光法で測定し、素子分離溝１５
ａ、 １５ｂ、・・・の底部に加わる最大応力を測定
値として表す。さらに、素子間のリーク電流密度につい
ては、トランジスタセルのコレクターコレクタ間のＩ−
Ｖ特性から印加電圧が１２Ｖのときの電流密度として表
す。
なお、これら特性値を同一グラフ上にまとめた結果が第
３図である。ここで、同図において、横軸は、隣接する
素子分離溝の間隔ＷＴ□（μｍ）を表し、縦軸（ａ）は
、素子間に１２Ｖの電圧を印加した時のセル間リーク電
流密度（Ａ／ｃｍ２）を表し、縦軸（ｂ）は、上部コー
ナー及び底部コーナーにおける欠陥密度（個／ ｍ ｍ
）を表し、縦軸（Ｃ）は、応力（ｄｙｎ／ｃｍ’）を
表している。
３図である。ここで、同図において、横軸は、隣接する
素子分離溝の間隔ＷＴ□（μｍ）を表し、縦軸（ａ）は
、素子間に１２Ｖの電圧を印加した時のセル間リーク電
流密度（Ａ／ｃｍ２）を表し、縦軸（ｂ）は、上部コー
ナー及び底部コーナーにおける欠陥密度（個／ ｍ ｍ
）を表し、縦軸（Ｃ）は、応力（ｄｙｎ／ｃｍ’）を
表している。
即ち、隣接する素子分離溝の間隔ＷＴＴが、４．０→３
．０→２．０→１．０μｍと近づくにつれて原則的に応
力が増加し、これに伴い欠陥密度も増加している。なお
、１．０μｍ付近で逆に応力が減少しているのは、非常
に強い応力が加わったことにより欠陥が多数発生し、応
力が緩和されたことによる。また、間隔ＷＴＴが近づく
につれて、素子分離特性を示す素子間リーク電流密度も
増加している。従って、素子特性や素子間分離特性に影
響を与えないためには、隣接する素子分離溝 １５ａ、
１５ｂ、・・・の間隔ＷＴ丁は、少なくとも３μｍ
以上に離して形成されるのがよいことがわかった。
．０→２．０→１．０μｍと近づくにつれて原則的に応
力が増加し、これに伴い欠陥密度も増加している。なお
、１．０μｍ付近で逆に応力が減少しているのは、非常
に強い応力が加わったことにより欠陥が多数発生し、応
力が緩和されたことによる。また、間隔ＷＴＴが近づく
につれて、素子分離特性を示す素子間リーク電流密度も
増加している。従って、素子特性や素子間分離特性に影
響を与えないためには、隣接する素子分離溝 １５ａ、
１５ｂ、・・・の間隔ＷＴ丁は、少なくとも３μｍ
以上に離して形成されるのがよいことがわかった。
第４図は本発明の他の実施例に係わる半導体装置を示す
ものである。
ものである。
この半導体装置は、接着ウェーハ又はＳｏＩウェーハを
基板としたものである。即ち、単結晶シリコン基板４１
上には酸化膜４２が形成されている。
基板としたものである。即ち、単結晶シリコン基板４１
上には酸化膜４２が形成されている。
また、酸化膜４２上には単結晶シリコン基板４３が形成
されている。単結晶シリコン基板４３は、基板４１との
接着後に十分に薄く研磨され、例えば５μｍ程度の厚さ
に形成されている。単結晶シリコン基板４３には、素子
分離溝４４ａ、 ４４ｂ、・・・が形成されている。
されている。単結晶シリコン基板４３は、基板４１との
接着後に十分に薄く研磨され、例えば５μｍ程度の厚さ
に形成されている。単結晶シリコン基板４３には、素子
分離溝４４ａ、 ４４ｂ、・・・が形成されている。
フィールド領域及び素子分離溝４４ａ１４４ｂ、・・・
内面には、酸化膜４５が形成されている。
内面には、酸化膜４５が形成されている。
酸化膜４５が形成された素子分離溝４４ａ、 ４４ｂ
、・・・内には、多結晶シリコン４６が埋め込まれてい
る。
、・・・内には、多結晶シリコン４６が埋め込まれてい
る。
多結晶シリコン４Ｂが埋め込まれた素子分離溝４４ａ。
４４ｂ、・・・上には、薄いキャップ酸化膜４７が形成
されている。
されている。
なお、隣接する素子分離溝４４ａ、 ４４ｂ、・・・
間の間隔ＷｒＴは、少なくとも３μｍ以上に離して形成
されている。また、幅が１〜２μｍの範囲で形成される
素子分離溝４４ａ、４４ｂ、・・・内面には、膜厚が０
．９μｍ （９０００人）以下となるような酸化膜４６
が形成されている。
間の間隔ＷｒＴは、少なくとも３μｍ以上に離して形成
されている。また、幅が１〜２μｍの範囲で形成される
素子分離溝４４ａ、４４ｂ、・・・内面には、膜厚が０
．９μｍ （９０００人）以下となるような酸化膜４６
が形成されている。
このような構成によれば、素子分離溝の上部コーナー及
び底部コーナーから発生する転位欠陥を抑制することが
できると共に、素子特性及び素子分離特性を実質的に劣
化させるとこもなくなる。
び底部コーナーから発生する転位欠陥を抑制することが
できると共に、素子特性及び素子分離特性を実質的に劣
化させるとこもなくなる。
［発明の効果］
以上、説明したように、本発明の半導体装置及びその製
造方法によれば、次のような効果を奏する。
造方法によれば、次のような効果を奏する。
隣接する素子分離溝の間隔Ｗ１工は、少なくとも３μｍ
以上に離して形成されている。また、フィールド領域及
び素子分Ｍ溝内面に形成される酸化膜の膜厚は、実質的
に９０００人を越えないように形成されている。このた
め、製造工程中、素子分離溝の上部コーナー及び底部コ
ーナーから発生する転位等の欠陥は抑制され、素子特性
及び素子分離特性を実質的に劣化させることがない。
以上に離して形成されている。また、フィールド領域及
び素子分Ｍ溝内面に形成される酸化膜の膜厚は、実質的
に９０００人を越えないように形成されている。このた
め、製造工程中、素子分離溝の上部コーナー及び底部コ
ーナーから発生する転位等の欠陥は抑制され、素子特性
及び素子分離特性を実質的に劣化させることがない。
第１図は本発明の一実施例に係わる半導体装置を説明す
るための斜視図、第２図は本発明の一実施例に係わる〒
導体装置の製造方法を説明するための断面図、第３図は
本発明を完成するにあたり行った試行結果を示す特性図
、第４図は本発明の他の実施例に係わる半導体装置を説
明するための断面図、第５図及び第６図はそれぞれ従来
の半導体装置の問題点を説明するための断面図である。 １１・・・Ｐ型車結晶シリコン基板１１．１２・・・Ｎ
＋型埋め込み層、１３・・・Ｎ型エピタキシャル層、１
４ａ。 １４ｂ・・・素子領域、１５ａ、 １５ｂ・・・素子
分離溝、１Ｂ・・・Ｐ＋型不純物領域、１７・・・酸化
膜、１８・・・多結晶シリコン、１９・・・薄いキャッ
プ酸化膜、２０・・・Ｎ＋型コレクタ取り出し領域、２
１・・・Ｐ型ベース領域、２２・・・Ｎ＋型エミッタ領
域。
るための斜視図、第２図は本発明の一実施例に係わる〒
導体装置の製造方法を説明するための断面図、第３図は
本発明を完成するにあたり行った試行結果を示す特性図
、第４図は本発明の他の実施例に係わる半導体装置を説
明するための断面図、第５図及び第６図はそれぞれ従来
の半導体装置の問題点を説明するための断面図である。 １１・・・Ｐ型車結晶シリコン基板１１．１２・・・Ｎ
＋型埋め込み層、１３・・・Ｎ型エピタキシャル層、１
４ａ。 １４ｂ・・・素子領域、１５ａ、 １５ｂ・・・素子
分離溝、１Ｂ・・・Ｐ＋型不純物領域、１７・・・酸化
膜、１８・・・多結晶シリコン、１９・・・薄いキャッ
プ酸化膜、２０・・・Ｎ＋型コレクタ取り出し領域、２
１・・・Ｐ型ベース領域、２２・・・Ｎ＋型エミッタ領
域。
Claims (3)
- （１）一つの素子領域を溝で取り囲むことによって、こ
れに隣接する他の素子領域との電気的な分離を行う半導
体装置において、前記一つの素子領域を取り囲む溝と前
記他の素子領域を取り囲む溝との間隔は、少なくとも３
μｍを越えることを特徴とする半導体装置。 - （２）前記一つ及び他の素子領域を取り囲むそれぞれの
溝内には、厚さが９０００Åを越えないような酸化膜が
形成されていることを特徴とする請求項１記載の半導体
装置。 - （３）溝による素子分離方法であって、半導体基板に、
一つの素子領域を取り囲み、かつ、隣接する他の素子領
域を取り囲む溝との間隔が３μｍを越えるようにして溝
を形成する工程と、前記一つ及び他の素子領域を取り囲
むそれぞれの溝内に、厚さが９０００Åを越えないよう
な第１の酸化膜を形成する工程と、前記第１の酸化膜が
形成された溝内に多結晶シリコンを埋め込む工程と、前
記多結晶シリコンが埋め込まれたそれぞれの溝上に第２
の酸化膜を形成する工程とを具備することを特徴とする
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030584A JPH0736419B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置及びその製造方法 |
| US07/651,988 US5111272A (en) | 1990-02-09 | 1991-02-07 | Semiconductor device having element regions electrically isolated from each other |
| KR1019910002124A KR940003217B1 (ko) | 1990-02-09 | 1991-02-08 | 반도체장치 및 그 제조방법 |
| EP91101759A EP0451454B1 (en) | 1990-02-09 | 1991-02-08 | Process of fabrication of a semiconductor device having element regions being electrically isolated from each other |
| DE69133009T DE69133009T2 (de) | 1990-02-09 | 1991-02-08 | Verfahren zur Herstellung einer Halbleiteranordnung mit elektrisch isolierten Komponenten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030584A JPH0736419B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03234042A true JPH03234042A (ja) | 1991-10-18 |
| JPH0736419B2 JPH0736419B2 (ja) | 1995-04-19 |
Family
ID=12307908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030584A Expired - Lifetime JPH0736419B2 (ja) | 1990-02-09 | 1990-02-09 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5111272A (ja) |
| EP (1) | EP0451454B1 (ja) |
| JP (1) | JPH0736419B2 (ja) |
| KR (1) | KR940003217B1 (ja) |
| DE (1) | DE69133009T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107949A (ja) * | 1990-08-28 | 1992-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH07115128A (ja) * | 1993-10-15 | 1995-05-02 | Nippondenso Co Ltd | 絶縁物分離半導体装置 |
| JP2005259775A (ja) * | 2004-03-09 | 2005-09-22 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2019071395A (ja) * | 2017-10-11 | 2019-05-09 | ローム株式会社 | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0608999B1 (en) * | 1993-01-29 | 1997-03-26 | National Semiconductor Corporation | Bipolar transistors and methods for fabrication thereof |
| JP2773611B2 (ja) * | 1993-11-17 | 1998-07-09 | 株式会社デンソー | 絶縁物分離半導体装置 |
| US5693971A (en) | 1994-07-14 | 1997-12-02 | Micron Technology, Inc. | Combined trench and field isolation structure for semiconductor devices |
| JP3781452B2 (ja) * | 1995-03-30 | 2006-05-31 | 株式会社東芝 | 誘電体分離半導体装置およびその製造方法 |
| JPH10284591A (ja) * | 1997-02-28 | 1998-10-23 | Internatl Rectifier Corp | 半導体装置及びその製造方法 |
| EP1220312A1 (en) * | 2000-12-29 | 2002-07-03 | STMicroelectronics S.r.l. | Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| US4593459A (en) * | 1984-12-28 | 1986-06-10 | Gte Laboratories Incorporated | Monolithic integrated circuit structure and method of fabrication |
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4799099A (en) * | 1986-01-30 | 1989-01-17 | Texas Instruments Incorporated | Bipolar transistor in isolation well with angled corners |
| JPS63314844A (ja) * | 1987-06-18 | 1988-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| JP2839651B2 (ja) * | 1989-06-14 | 1998-12-16 | 株式会社東芝 | 半導体装置の製造方法及びその半導体装置 |
-
1990
- 1990-02-09 JP JP2030584A patent/JPH0736419B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-07 US US07/651,988 patent/US5111272A/en not_active Expired - Lifetime
- 1991-02-08 KR KR1019910002124A patent/KR940003217B1/ko not_active IP Right Cessation
- 1991-02-08 DE DE69133009T patent/DE69133009T2/de not_active Expired - Fee Related
- 1991-02-08 EP EP91101759A patent/EP0451454B1/en not_active Expired - Lifetime
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| JP4657614B2 (ja) * | 2004-03-09 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2019071395A (ja) * | 2017-10-11 | 2019-05-09 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0451454A3 (en) | 1994-08-24 |
| DE69133009D1 (de) | 2002-06-20 |
| DE69133009T2 (de) | 2002-11-07 |
| JPH0736419B2 (ja) | 1995-04-19 |
| US5111272A (en) | 1992-05-05 |
| EP0451454A2 (en) | 1991-10-16 |
| EP0451454B1 (en) | 2002-05-15 |
| KR940003217B1 (ko) | 1994-04-16 |
| KR910016061A (ko) | 1991-09-30 |
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